基于阈值忆阻器的1T1M逻辑电路

本发明属于集成电路设计，具体涉及基于阈值忆阻器的1t1m逻辑电路。

背景技术：

1、冯诺依曼架构因存算分离导致数据传输速率受限，形成“冯诺依曼瓶颈”。相比之下，人脑采用存算融合的并行处理机制，为神经形态计算提供了重要启示。当前，基于人工神经元电路的存算一体架构已能模拟生物神经元的基本特性，成为高效计算方案。进一步研究发现，神经元不仅依赖胞体和突触，其复杂的树突结构所实现的非线性整合计算能力，在提升神经形态系统的信息处理效率方面尤为关键。

2、经调研发现，相关计算模型已证实树突具备执行逻辑运算的能力。然而，当前构建布尔逻辑运算的电路大多采用非易失性忆阻器。这种方式不仅导致电路规模较大、功耗较高，而且非易失性忆阻器缺乏阈值型器件所拥有的脉冲发放、负微分电阻等本征动力学特性，难以在模拟神经元的积分发放同时展现树突的计算能力，只能局限于传统的数字布尔逻辑计算范式，不利于类脑神经形态计算的发展。

技术实现思路

1、针对现有技术的不足，本发明的目的在于提供基于阈值忆阻器的1t1m逻辑电路，解决了现有技术中的问题。

2、本发明的目的可以通过以下技术方案实现：

3、一种逻辑电路，包括：

4、易失性忆阻器，其具有寄生电容、阈值电压以及保持电压；

5、以及晶体管，与所述易失性忆阻器串联；

6、所述晶体管的栅极耦接至至少一个输入端，所述晶体管与所述易失性忆阻器之间的连接节点作为输出端；

7、基于输入端接收到的电平信号，所述晶体管导通，使得所述寄生电容积累电荷；根据所述寄生电容积累的电压达到所述阈值电压，所述易失性忆阻器切换至低阻态并放电；根据放电使电压降至所述保持电压，所述易失性忆阻器恢复至高阻态，并在所述输出端产生电压脉冲；

8、其中，所述输出端持续产生的电压振荡脉冲表征第一逻辑状态，所述输出端未产生电压振荡脉冲表征第二逻辑状态。

9、进一步地，所述逻辑电路包括多个独立的输入端，所述晶体管为nmos管；

10、所述逻辑电路还包括多个输入电阻，多个所述输入端分别串联对应的一个所述输入电阻后，共同连接至所述nmos管的栅极；

11、基于多个所述输入端同时接收到高电平信号，所述nmos管导通，所述输出端产生所述电压振荡脉冲表征逻辑“1”。

12、进一步地，所述逻辑电路还包括多个单向导通的二极管，多个二极管与多个输入电阻一一对应；

13、每个所述输入电阻的后端串联对应的一个所述二极管的阳极，所述二极管的阴极连接至所述nmos管的栅极；

14、基于多个所述输入端中的至少一个接收到高电平信号，所述nmos管导通，所述输出端产生所述电压振荡脉冲表征逻辑“1”。

15、进一步地，所述晶体管为pmos管；

16、所述pmos管的源极连接至所述易失性忆阻器；

17、所述逻辑电路还包括多个输入电阻，多个所述输入端分别串联对应的一个所述输入电阻后，共同连接至所述pmos管的栅极；

18、基于无输入电压或多个所述输入端均接收到低电平信号，所述pmos管导通，所述输出端产生所述电压振荡脉冲表征逻辑“1”。

19、进一步地，所述逻辑电路还包括多个单向导通的二极管，所述多个二极管与多个所述输入电阻一一对应；

20、每个所述输入电阻的后端串联对应的一个所述二极管的阴极，所述二极管的阳极共同连接至所述pmos管的栅极；

21、基于多个所述输入端中的至少一个接收到低电平信号，所述输出端产生所述电压振荡脉冲表征逻辑“1”。

22、一种逻辑电路，包括：

23、易失性忆阻器，其具有寄生电容、阈值电压以及保持电压；

24、以及，第一晶体管和第二晶体管；

25、所述第一晶体管的漏极和所述第二晶体管的漏极共同连接至所述易失性忆阻器的一端，所述易失性忆阻器与所述第一晶体管的漏极和所述第二晶体管的漏极的公共连接处作为输出端；所述第一晶体管的栅极和所述第二晶体管的源极相互短接并共同连接至第一输入端；所述第二晶体管的栅极和所述第一晶体管的源极相互短接并共同连接至第二输入端；

26、基于所述第一输入端和所述第二输入端接收到的电平信号不同，所述第一晶体管或所述第二晶体管导通，使得所述寄生电容积累电荷；根据所述寄生电容积累的电压达到所述阈值电压，所述易失性忆阻器切换至低阻态并放电，进而根据放电使电压降至所述保持电压，所述易失性忆阻器恢复至高阻态；根据所述寄生电容在所述阈值电压与所述保持电压之间的往复充放电，所述输出端产生电压振荡脉冲表征第一逻辑状态。

27、进一步地，基于无信号输入，或所述第一输入端和所述第二输入端同时接收到相同电平信号，所述第一晶体管和所述第二晶体管均处于截止状态，所述输出端未产生电压振荡脉冲表征第二逻辑状态。

28、进一步地，所述第一晶体管和所述第二晶体管均为nmos管。

29、一种半加器电路，包括求和模块与进位模块：

30、所述求和模块采用如上述的逻辑电路，所述求和模块的第一输入端和第二输入端分别接收第一输入信号和第二输入信号，所述求和模块的输出端用于输出半加器的求和结果；

31、所述进位模块采用如上述的逻辑电路，所述进位模块的多个所述输入端分别接收所述第一输入信号和所述第二输入信号，所述进位模块的输出端用于输出半加器的进位结果。

32、进一步地，所述易失性忆阻器为氧化铌易失性忆阻器；所述寄生电容为所述氧化铌易失性忆阻器内部的本征寄生电容。

33、本发明的有益效果：

34、1、本发明在基础的1t1m架构中，采用了具有阈值电压（）和保持电压（）的氧化铌易失性忆阻器。根据输入电平控制晶体管导通后，利用忆阻器内部的寄生电容进行充放电，并在输出端产生连续的电压振荡行为来表征逻辑“1”；在模拟神经元积分-发射特性的同时，以振荡的形式直观表征了神经元树突的逻辑计算能力，使得电路跳出了单纯依赖静态高低电平的传统数字布尔逻辑计算范式，为类脑神经形态计算提供了具备动力学特征的新计算途径。

35、2、本发明基于单一的1t1m核心电路构建多输入与（and）、或（or）、与非（nand）、或非（nor）逻辑门；具体方案是通过在晶体管栅极前端引入无源的输入电阻及二极管，利用二极管的单向导通特性限制输入信号路径；这种配置使得电路可以在不增加核心存算器件（忆阻器和晶体管）数量的情况下，实现多路信号的输入与逻辑整合；结合易失性阈值忆阻器本身的低功耗运行机制，该结构有效精简了电路占用的物理面积，并降低了整体系统的运行功耗。

36、3、本发明提出异或（xor）电路，采用两个晶体管共用一个易失性忆阻器的结构，并将第一晶体管的栅极与第二晶体管的源极交叉短接、第二晶体管的栅极与第一晶体管的源极交叉短接。异或逻辑在传统电路设计中往往需要级联多个基础逻辑门才能实现；本发明依据输入信号的电平差异，利用上述交叉连接直接控制单侧晶体管的导通，用精简的物理器件排布完成了原本复杂的逻辑判定，显著提升了单管单忆阻器体系的拓扑利用效率。

37、4、本发明将异或（xor）电路模块作为求和单元，将多输入与（and）电路模块作为进位单元，并行组合构建了半加器电路；这种模块化的组合方式，验证了本发明所提出的基于振荡表征的阈值逻辑单元不仅能独立运作，还能作为标准化的底层基础单元，顺畅地向下游扩展并应用于更复杂的逻辑架构中，为后续开发大规模存算一体化芯片奠定了明确的硬件工程基础。