半导体器件及其制造方法和存储器件及其制造方法与流程

本技术涉及半导体，具体而言，涉及一种半导体器件及其制造方法和存储器件及其制造方法。

背景技术：

1、3d dram（3d dynamic random-access memory，三维动态随机存取存储器）是一种突破传统平面内存架构限制的动态随机存取存储器技术，其通过将存储电容和晶体管垂直堆叠，而非仅仅在二维平面微缩，以解决密度瓶颈和工艺难题。

2、在3d dram中，存取晶体管的沟道通常被绝缘层完全包围，以与衬底实现物理和电学隔离，形成悬空的“体”区域。在器件操作过程中，尤其是在位线的预充电阶段，栅致漏极泄漏效应会产生电子-空穴对，其中，空穴会在悬空体区不断积累。这些积累的空穴会抬升体区电位，导致存取晶体管的阈值电压发生漂移，电流不稳定。更为严重的是，积累的空穴会为寄生的npn双极型晶体管提供基极偏压，在读取操作或者电压跳变时，触发该寄生的npn双极型晶体管瞬间导通，产生剧烈的漏电流尖峰，导致存储在电容中的电荷快速流失，严重恶化数据保持时间和抗干扰能力。

3、目前，通常采用环栅结构以增强沟道控制能力，或者，采用超薄体设计以减少空穴积累空间。然而，环栅结构因缺乏独立的体区电位调节端子，使得其对浮体效应的抑制是被动的；而超薄体设计则对工艺波动极为敏感，在数百层堆叠中难以保证均匀性。此外，随着堆叠层数的增加，垂直取向上的层间距成为制约集成密度的关键因素，传统的器件结构难以在抑制浮体效应的同时，实现垂直取向上的层间距的有效压缩。

技术实现思路

1、本技术的第一方面的目的在于提供一种半导体器件，以解决传统的器件结构难以在抑制浮体效应的同时，实现垂直取向上的层间距的有效压缩的技术问题。

2、本技术第一方面提供的半导体器件，包括：

3、水平取向的有源层，具有源极区域以及漏极区域；所述有源层在所述垂直取向的两端分别形成第一栅控区和第二栅控区，所述第一栅控区和所述第二栅控区在所述垂直取向交替排布；

4、字线电极，设置于所述第一栅控区并支撑所述有源层；以及

5、背栅电极，设置于所述第二栅控区并支撑所述有源层，且所述背栅电极与所述字线电极在电性上隔离。

6、进一步地，所述第一栅控区在所述垂直取向的尺寸大于所述第二栅控区在所述垂直取向的尺寸。

7、进一步地，所述第一栅控区设置有两个所述字线电极，两个所述字线电极在所述垂直取向上通过第一介质层隔开，两个所述字线电极在所述水平取向上通过第二介质层隔开，其中，所述第一介质层的材料为氧化物，所述第二介质层的材料为氮化物。

8、进一步地，所述背栅电极的材料为氮化钛。

9、本技术半导体器件带来的有益效果是：

10、该半导体器件中，以有源层为界，形成在垂直取向上位于有源层两端的第一栅控区和第二栅控区，在第一栅控区设置支撑有源层的字线电极，在第二栅控区设置支撑有源层的背栅电极，并使字线电极和背栅电极两者电性隔离，使得有源层与字线电极及背栅电极形成体接触。通过对背栅电极施加固定偏压，可以为原本悬浮的沟道体区提供一个电位参考点，从而可以主动抽取积累的空穴，以将碰撞电离产生的多余空穴或电子迅速导出，稳定体区电位，实现对浮体效应的主动抑制，从而解决阈值电压漂移的问题，以延长数据保持时间。其中，字线电极作为主控制栅极。并且，与字线电极相互独立的背栅电极，可以作为一个额外的控制端，在半导体器件测试或者工作时，可以通过微调背栅电极的电压来补偿工艺波动导致的阈值电压偏差，即：即使制造出来的半导体器件的性能之间存在微小差异，也可以通过调整背栅电极的偏压使其接近正常范围，有效提高了半导体器件的均一性和良率。

11、通过将背栅电极与字线电极分设于有源层在垂直取向的两端，使得该半导体器件形成“单侧主栅+单侧背栅”的布局形式，相比于传统器件结构中对于沟道体区的全包围结构形式，该设置无需栅极材料完全包裹沟道体区，只需为背栅电极保留较薄的空间，从而可以大幅缩小垂直取向的层间距，利于在器件整体高度不变的情况下堆叠更多的存储层，极大提升了存储密度。

12、本技术的第二方面的目的在于提供一种存储器件，以解决传统的器件结构难以在抑制浮体效应的同时，实现垂直取向上的层间距的有效压缩的技术问题。

13、本技术第二方面提供的存储器件，包括垂直取向的位线、与所述位线在所述水平取向隔开的数据存储单元以及上述半导体器件，所述背栅电极与所述位线之间设置有第一隔离层；所述背栅电极与所述数据存储单元之间设置有第二隔离层。

14、本技术存储器件带来的有益效果是：

15、通过在存储器件中设置上述半导体器件，相应地，该存储器件具有上述半导体器件的所有优势，在此不再一一赘述。

16、本技术的第三方面的目的在于提供一种半导体器件的制造方法，以解决传统的器件结构难以在抑制浮体效应的同时，实现垂直取向上的层间距的有效压缩的技术问题。

17、本技术第三方面提供的半导体器件的制造方法，包括：

18、提供基底，所述基底包括衬底以及设置于所述衬底的多个堆叠结构，所述堆叠结构包括沿远离所述衬底方向依次交替堆叠的牺牲层和沟道层；

19、纵向刻蚀所述多个堆叠结构，形成第一深槽，于所述第一深槽横向刻蚀，形成在所述垂直取向交替排布的第一栅控区和第二栅控区，并使部分所述沟道层形成厚度逐渐增加的有源层；

20、于所述第一栅控区形成字线电极；于所述第二栅控区形成背栅电极。

21、进一步地，所述于所述第一栅控区形成字线电极的步骤包括：于所述第一栅控区形成由第一介质层在垂直取向隔开、由第二介质层在水平取向隔开的两个字线电极。

22、进一步地，所述于所述第一栅控区形成由第一介质层在垂直取向隔开、由第二介质层在水平取向隔开的两个字线电极，以及，所述于所述第二栅控区形成背栅电极的步骤，包括：

23、于所述第一深槽沉积氮化物层，以使第一栅控区在垂直取向被氮化物层部分填充，第二栅控区在垂直取向被氮化物层完全填充；

24、于所述第一栅控区中未被所述氮化物层填充的区域沉积第一介质层，并露出所述第一栅控区和所述第二栅控区的所述氮化物层；

25、于所述第一深槽横向刻蚀，以去除所述第一栅控区和所述第二栅控区中的部分氮化物层，并暴露所述有源层；

26、于所述第一栅控区和所述第二栅控区沉积导电材料层，以在所述第一栅控区形成由所述第一介质层在垂直取向隔开的两个字线电极，以及在所述第二栅控区形成背栅电极；

27、于所述第一栅控区沉积氮氧隔离层，所述氮氧隔离层与所述第一栅控区的氮化物层共同形成所述第二介质层。

28、进一步地，还包括：于所述第一深槽沉积氧化物层，使在垂直取向上任意相邻的两个所述有源层之间被所述氧化物层隔开，并露出所述有源层。

29、进一步地，还包括：掺杂所述有源层，以在所述有源层沿水平取向的两端分别形成源极区域和漏极区域；

30、于所述源极区域外延生长形成位线；

31、于所述漏极区域形成所述数据存储单元，其中，形成所述数据存储单元的步骤，包括：纵向刻蚀所述多个堆叠结构，形成第二深槽，所述第二深槽与所述第一深槽在所述水平取向相间隔，于所述第二深槽依次沉积底电极、高介电常数介质层、顶电极和填充层。

32、进一步地，所述堆叠结构包括沿远离所述衬底方向依次堆叠的第一牺牲层、第一沟道层、第二牺牲层、第二沟道层、第三牺牲层和第三沟道层，所述第一沟道层的厚度大于所述第二沟道层的厚度，所述第三沟道层的厚度大于所述第二沟道层的厚度。

33、本技术半导体器件的制造方法带来的有益效果是：

34、该半导体器件的制造方法中，在第一栅控区形成字线电极，在第二栅控区形成背栅电极，相比于全环绕栅极晶体管而言，该制造方法得到的单侧背栅结构所占用的垂直空间更小，从而允许在相同的高度空间内堆叠更多的存储层，以提升单位面积的存储容量。同时，该制造方法只需增加背栅电极的形成步骤，无需引入全新、复杂的工艺模块，不需要推翻现有的生产线，从而降低了技术迭代的风险和成本。

35、本技术的第四方面的目的在于提供一种存储器件的制造方法，以解决传统的器件结构难以在抑制浮体效应的同时，实现垂直取向上的层间距的有效压缩的技术问题。

36、本技术第四方面提供的存储器件的制造方法，包括：

37、采用上述的半导体器件的制造方法制造半导体器件；

38、于所述第二栅控区形成沿水平取向依次排布的第一隔离层、背栅电极和第二隔离层，其中，所述第一隔离层由在所述第二栅控区沉积形成，所述第二隔离层由所述第二栅控区的部分氮化物层被去除后形成；

39、于所述第一深槽形成与各所述有源层电性连接的位线。

40、本技术存储器件的制造方法带来的有益效果是：

41、通过该设置，实现了背栅电极与字线电极在物理上的相互隔离，有效避免了背栅电极与字线电极在工作过程中的互扰。并且，该存储器件的制造方法中，通过一次刻蚀，不仅实现了在第一栅控区和第二栅控区充分暴露有源层，而且，还能够在第二栅控区形成所需厚度的第二隔离层。