半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.于2022年3月15日提交的日本专利申请第2022-040435号的公开内容，包括说明书、附图和摘要，其全部内容通过引用并入本文。


背景技术：

3.本发明涉及一种制造半导体器件的方法，更具体地，涉及一种有效地应用于制造包括沟槽栅型mosfet的半导体器件的方法的技术。
4.在衬底的主表面中设置的沟槽中具有栅电极的沟槽栅型mosfet被称为需要击穿电压的功率mosfet(金属氧化物半导体场效应晶体管)。日本未审查专利申请公开第2012-33951号公开了一种双栅极结构，其中栅电极和场板电极被嵌入在沟槽中作为功率mosfet的配置。


技术实现要素：

5.在沟槽栅型mosfet中，由于电场倾向于集中在沟槽的底部处，耗尽层难以充分扩散，这使得难以实现高击穿电压。另一方面，在n沟道mosfet中，有一种通过将诸如硼(b)的杂质注入沟槽的底部而松弛电场的方法。然而，如果在注入步骤之后通过热处理使硼扩散，则相邻沟槽之间的n型层变得更窄，导致导通电阻ron由于电流路径的阻断而增加，并且ac(交流电)属性变得复杂。由于这些问题随着单元间距的减小而变得更加明显，因此可想到增加单元间距作为对策，但是在这种情况下，单元的集成变得困难。
6.从本说明书和附图的描述中，其他目的和新颖特征将变得显而易见。
7.本技术中公开的典型实施例将简要描述如下。
8.在一种制造具有沟槽栅型mosfet的半导体器件的方法中，将p型杂质以及碳(c)引入到为填充栅电极而形成的沟槽的底表面中。
9.在具有沟槽栅型mosfet的半导体器件中，引入p型杂质以及碳(c)两者的半导体区形成在其中填充有栅电极的沟槽的底表面处。
10.根据一个实施例，可提高半导体器件的性能。
附图说明
11.图1是示出根据一个实施例的半导体器件的制造工艺的截面视图。
12.图2是示出图1之后的半导体器件的制造工艺的截面视图。
13.图3是示出图2之后的半导体器件的制造工艺的截面视图。
14.图4是示出图3之后的半导体器件的制造工艺的截面视图。
15.图5是示出图4之后的半导体器件的制造工艺的截面视图。
16.图6是示出图5之后的半导体器件的制造工艺的截面视图。
17.图7是示出图6之后的半导体器件的制造工艺的截面视图。
18.图8是示出图7之后的半导体器件的制造工艺的截面视图。
19.图9是示出图8之后的半导体器件的制造工艺的截面视图。
20.图10是示出图9之后的半导体器件的制造工艺的截面视图。
21.图11是示出图10之后的半导体器件的制造工艺的截面视图。
22.图12是示出图11之后的半导体器件的制造工艺的截面视图。
23.图13是示出图12之后的半导体器件的制造工艺的截面视图。
24.图14是示出根据一个实施例的半导体器件的示意性平面布局。
25.图15是示出根据一个实施例的半导体器件的放大截面视图。
26.图16是示出根据一个实施例的第一修改的半导体器件的制造工艺的截面视图。
27.图17是示出根据一个实施例的第一修改的半导体器件的制造工艺的截面视图。
28.图18是示出根据一个实施例的第一修改的半导体器件的制造工艺的截面视图。
29.图19是示出根据一个实施例的第一修改的半导体器件的制造工艺的截面视图。
30.图20是示出根据一个实施例的第一修改的半导体器件的制造工艺的截面视图。
31.图21是示出根据一个实施例的第二修改的半导体器件的示意平面视图。
32.图22是示出作为比较示例的半导体器件的制造工艺的截面视图。
具体实施方式
33.在下面的实施例中，当为了方便而需要时，将通过分成多个部分或实施例而进行描述。但是除非特别说明，否则它们不是彼此独立的，并且一个是另一个的一部分，或者是其他所有修改的一部分，或者是与细节或补充描述相关的部分。此外，在以下实施例中，元件的数目等(包括数目、数量、量、范围等)不限于所提及的数目，除了特别指定的情况或者原则上明显限于特定数目的情况，并且可等于或大于所提及的数目或者可等于或小于所提及的数目。
34.此外，在下面的实施例中，组成元件(包括元件步骤等)不一定是必要的，除了它们被具体指定的情况、它们被认为原则上是明显必要的情况等。类似地，在下面的实施例中，当提及部件等的形状、位置关系等时，假定形状等基本上接近或类似于形状等，除了它们被具体指定的情况和它们被认为在原理上是显而易见的情况等。这同样适用于上述数值和范围。
35.在下文中，将基于附图详细描述实施例。在用于解释实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。在以下实施例中，除非特别必要，否则原则上将不再重复相同或相似部分的描述。
36.另外，
“‑”
和“ ”是指示n型或p型导电的相对杂质浓度的符号，例如，当导电类型是n型时，n型杂质的浓度按照“n
‑”、“n”、“n
”的顺序增加。
37.在此，功率mosfet被例示为本技术的半导体器件。功率mosfet是一种能够处理若干瓦或更多功率的半导体器件。本技术的器件具有功率mosfet中的沟槽栅型mosfet。沟槽栅型功率mosfet包括在半导体衬底的主表面(有时写为上表面或第一主表面)中形成的相对长的窄沟槽中由多晶硅等制成的栅电极，并且在半导体衬底的厚度方向上形成沟道区。在这种情况下，一般而言，半导体衬底的上表面侧用作源极区，并且后表面侧(有时写为下表面侧或第二主表面侧)用作漏极区。在下文中，将描述mosfet(mos场效应晶体管)。然而，本发明不限于mosfet，并且可使用任何misfet(金属绝缘体半导体场效应晶体管)。
38.此外，本技术的半导体器件具有双栅型功率mosfet，该双栅型功率mosfet在沟槽中具有来自沟槽栅功率mosfet中的两个栅电极。双栅型功率mosfet在沟槽中的栅电极(本征栅电极)下方具有场板电极(虚设栅电极)。场板电极是具有分散集中在栅电极的漏极侧端部附近的陡峭电势梯度的功能的电极，并且电连接至源电极。
39.在下文中，将参考附图描述用于这种改进的空间的细节。图22是示出制造工艺的根据比较示例的半导体器件的截面视图。在比较示例中，将描述沟槽栅极功率mosfet的制造工艺。
40.如图22所示，在比较示例的mosfet的制造工艺中，在制备n型半导体衬底sb之后，形成布置在衬底的主表面上的多个沟槽d1。然后，为了防止电场集中在待完成的mosfet中的沟槽d1的底部，通过使用离子注入方法将作为p型杂质的硼(b)引入到沟槽d1的底部中。结果，在沟槽d1的底部部分附近的半导体衬底sb中形成p型半导体区rp，该p型半导体区rp是引入p型杂质的区。接下来，分别经由绝缘膜if1、if2在沟槽d1中形成场板电极fp和栅电极ge。接下来，将p型杂质(例如，硼(b))注入sb的上表面。随后，为了扩散通过注入步骤引入sb的p型掺杂剂，执行热扩散处理(热处理)。这种热扩散处理(热处理)在1100℃下执行10分钟或更长时间。结果，在引入p型杂质的区中形成了作为沟道形成区的p型半导体区cr。因此，获得了图22所示的结构。此后，尽管未示出，但是源极区形成在半导体衬底sb的上表面上，并且导线形成在半导体衬底sb上，从而实质上完成比较示例的半导体器件。
41.如上所述，在沟槽栅型mosfet中，电场倾向于集中在沟槽的底部处，使得耗尽层难以充分扩散。因此，难以提高mosfet的击穿电压，因为mosfet的漏源击穿电压bvdss较低。
42.在比较示例的半导体器件中，p型杂质被引入到沟槽d1的底部部分中，从而使得mosfet能够具有高击穿电压。然而，当执行热扩散处理以形成作为沟道形成区的半导体区cr时，可想到引入到沟槽d1的底部中的p型杂质(例如，硼(b))扩散，如图22中的黑色箭头所示。然后，相邻沟槽d1之间的n型层(漂移层)变窄，并且由于图22中白色箭头所指示的电流路径的阻断，导通电阻ron增加。此外，当导通电阻ron增加时，mosfet的ac操作期间的导通电阻变得高于dc(直流)操作期间的导通电阻，并且ac属性变得复杂，即，切换属性发生波动。随着mosfet单元间距的减小，这些问题变得更加突出。换句话说，随着沟槽d1之间的距离减小，导通电阻增加。因此，作为对策，可想到通过增加单元间距而确保电流路径，但是在这种情况下，单元的集成变得困难，这阻碍了半导体器件的小型化。
43.如上所述，在将用于电场弛豫的杂质引入到用于填充栅极的沟槽的底部部分中的mosfet中，存在有待解决的改进空间。
44.因此，在下面的实施例中，进行发明来解决上述改进的空间。在下文中，将描述应用本发明的本实施例中的技术思想。
45.下面将参考图1至图13描述根据本实施例的制造半导体器件的方法。
46.首先，如图1所示，制备半导体衬底sb(在此阶段，具有平面圆形的半导体晶片)，其中由高电阻n型硅(si)单晶制成的外延层(半导体层)ep生长在由低电阻n

型硅(si)单晶制成的衬底1s上。半导体衬底sb包括主表面(第一主表面)和与主表面相对的背表面(第二主表面)。随后，在半导体衬底sb的主表面(外延层ep的上表面)上形成由例如氧化硅制成的绝缘膜hm。在此，氧化硅膜用作绝缘膜hm，但是可使用诸如氮化硅(si3n4)等的其他材料。
47.接下来，如图2所示，抗蚀剂图案通过一系列光刻工艺，诸如光致抗蚀剂(以下简称
为抗蚀剂)膜的涂覆、曝光和显影形成在绝缘膜hm上。此后，使用抗蚀剂图案作为蚀刻掩模而蚀刻绝缘膜hm，并且去除抗蚀剂图案以形成用于在sb的主表面上形成沟槽的绝缘膜hm的图案。图案化的绝缘膜hm用作形成沟槽的硬掩模膜。
48.随后，使用绝缘膜hm的图案作为蚀刻掩模，通过各向异性干法蚀刻而蚀刻半导体衬底sb，以形成多个沟槽d1。多个沟槽d1中的每一个沟槽没有到达板1s，而是到达外延层ep的中间深度。
49.接下来，如图3所示，使用绝缘膜hm作为离子注入阻挡掩模，通过离子注入方法将碳(c)以及作为p型杂质的硼(b)注入沟槽d1的底部部分中。结果，在沟槽d1的底表面附近的外延层ep中(在半导体板sb中)形成了引入了硼和碳的p型半导体区r1。在此，半导体区r1通过将硼和碳注入同一区而形成。
50.在该注入步骤中，硼和碳在分开的步骤中被注入。可首先注入硼和碳。在此硼的能量为10kev且剂量为1.0
×
10
13
cm-2
。另外，碳注入能量为12kev且剂量为5.0
×
10
15
～5.0
×
10
16
cm-2
。这些值取决于器件的目标击穿电压、外延层的杂质浓度、穿透膜厚度等而变化。由于碳的引入，半导体区r1具有晶体缺陷。
51.接下来，如图4所示，去除绝缘膜hm以暴露半导体衬底sb(即，半导体晶片)的主表面。此后，对半导体衬底sb进行热氧化处理，以在包括沟槽d1的内表面的半导体衬底sb的主表面上形成由例如氧化硅制成的绝缘膜if1。绝缘膜if1的厚度例如是约200nm。
52.接下来，如图5所示，由例如低电阻多晶硅制成的导电膜sf1通过cvd(化学气相沉积法)沉积在半导体衬底sb的主表面上的绝缘膜if1上。因此，导电膜sf1被埋入沟槽d1中。在导电膜sf1中，引入用作硅的掺杂剂的杂质(例如，磷(p)、硼(b)、砷(as)或锑(sb))以减小电阻。
53.接下来，如图6所示，导电膜sf1的一部分被蚀刻以暴露半导体衬底if1的主表面上的绝缘膜sb，并且沟槽d1中的导电膜sf1的上表面退回到沟槽d1的中间深度。结果，形成了由留在沟槽d1中的导电膜sf1制成的场板电极(虚设栅电极)fp。
54.接下来，如图7所示，通过蚀刻方法去除从场板电极fp暴露的绝缘膜if1，以暴露半导体衬底sb的主表面和沟槽d1的侧表面的一部分。结果，场板电极fp的栅极绝缘膜用作保留在沟槽d1和场板电极fp之间的场板电极if1。
55.接下来，如图8所示，对半导体衬底sb进行热氧化处理，以在包括沟槽d1的侧表面的半导体衬底sb的主表面上形成绝缘膜if2，该绝缘膜if2是由氧化硅膜制成的栅极绝缘膜。绝缘膜if2不仅形成在外延层ep的表面上，而且形成在暴露的场板电极fp的表面上。在此，绝缘膜if2的厚度形成为小于绝缘膜if1的厚度。这是因为提高了mosfet的电流驱动能力并且降低了导通电阻降低。绝缘膜if2的厚度例如是约50nm。
56.随后，通过cvd方法在包括沟槽d1的半导体衬底sb的主表面上的绝缘膜if1、if2上沉积由例如低电阻多晶硅制成的导电膜sf2。结果，导电膜sf2被埋入沟槽d1的上部分中。在导电膜sf2中，引入与导电膜sf1中的杂质相同的杂质，并且降低其电阻。
57.接下来，如图9所示，通过各向异性干蚀刻方法回蚀刻导电膜sf2和绝缘膜if2，以暴露半导体衬底sb的主表面。因此，形成了由保留在沟槽d1中的导电膜sf2形成的栅电极ge。栅电极ge的上表面比半导体衬底sb的主表面凹进得更多。
58.接下来，如图10所示，通过离子注入将诸如硼(b)的p型杂质引入到半导体衬底sb
的主表面中。此后，通过热扩散半导体板sb而形成用于形成沟道的p型半导体区cr。也就是说，半导体区cr形成在与相邻沟槽d1之间的沟槽d1的侧表面接触的半导体板sb中。这种热扩散处理(热处理)在1100℃下执行，持续10分钟或更长时间。具体地，热扩散处理在1100℃下执行30分钟。
59.通过在栅极氧化步骤之后形成半导体区cr，有可能防止栅极氧化步骤(硅氧化)期间的表面偏析(surface-segregation)受到影响。特别地，当n沟道型mosfet(硼(b)用作沟道的杂质)时，由于表面偏析，杂质浓度趋于发生波动，因此优选在栅极氧化步骤之后形成用于形成沟道的半导体区cr。半导体区cr的深度比沟槽d1的深度浅，并且例如等于栅电极ge的深度。
60.接下来，如图11所示，通过离子注入将诸如磷(p)或砷(as)的p型杂质引入到半导体衬底sb的主表面中。此后，对半导体板sb进行热扩散处理以形成源极区sr，该源极区sr是n

型半导体区。半导体区cr和源极区sr中的每一个均形成在半导体衬底sb中，从半导体衬底sb的主表面到与沟槽d1的侧表面接触的半导体衬底sb的中间深度。源极区sr的深度比半导体区cr的深度浅。
61.接下来，如图12所示，由例如氧化硅制成的层间绝缘膜il沉积在半导体衬底sb的主表面上，然后通过上述光刻工艺形成抗蚀剂图案，在该抗蚀剂图案中，接触孔形成区暴露在层间绝缘膜il上。随后，使用其中暴露接触孔形成区的抗蚀剂图案作为蚀刻掩模来蚀刻层间绝缘膜il，然后去除抗蚀剂图案以在层间绝缘膜il上形成接触孔ch。此后，层间绝缘膜il用作蚀刻掩模，并且从其暴露的半导体衬底sb的一部分(外延层ep的上表面)被蚀刻以形成沟槽d2。沟槽d2穿透源极区sr并终止于沟道形成半导体区cr的中间深度。此后，通过离子注入法等将诸如硼的p型杂质引入到沟槽d2的底部处的半导体板sb中，以形成p型半导体区bc。
62.接下来，如图13所示，导电膜m1通过例如溅射方法形成在半导体衬底sb的主表面上。导电膜m1覆盖层间绝缘膜il的上表面并填充接触孔ch的内部。嵌入在接触孔ch中的导电膜m1构成导电连接部分。层间绝缘膜il上的导电膜m1构成例如源极焊盘。即，源极焊盘经由接触孔ch中的导电连接部分电连接至源极区sr。
63.源极焊盘经由导电连接部分和接触孔ch中的半导体区bc电连接至半导体区cr。此外，在区域(未示出)中，源极焊盘经由接触孔ch中的导电触点电连接至场板电极fp。此外，在区域(未示出)中，形成由与源极焊盘分开的导电膜m1制成的栅极焊盘，并且栅极焊盘经由接触孔ch中的导电连接部分电连接至栅电极ge。
64.在此，n

型衬底1s，即半导体衬底sb的底部，构成漏极区。源极区sr、栅电极ge、作为沟道形成区的半导体区cr和漏极区(衬底1s)构成n沟道型mosfet。本实施例的mosfet是在沟槽d1中具有场板电极fp和栅电极ge的沟槽内双栅型功率mosfet。
65.此后，多个单片化的半导体芯片通过形成由金属膜制成的覆盖衬底1s的底表面的漏电极且然后通过划片工艺切割半导体晶片而获得。因此，基本上完成了本实施例的半导体器件。
66.本实施例的半导体器件包括半导体衬底sb，该半导体衬底sb包括n

型衬底1s和外延层ep，该外延层ep是衬底1s上的n型半导体层。多个沟槽d1并排布置在半导体衬底sb的主表面上。在相邻沟槽d1之间的半导体衬底sb中，形成作为沟道形成区的p型半导体区cr，并
且从半导体衬底sb的主表面到半导体区cr的上表面形成n

型源极区sr。
67.在与凹槽d1隔开的位置处，在相邻凹槽d1之间的主表面上形成比凹槽d2浅的凹槽sb。p

型半导体区bc形成在沟槽d2的底部处的半导体区cr中。在经由绝缘膜if1的沟槽d1中，形成场板电极fp，并且在场板电极上的沟槽d1中，经由绝缘膜if2形成栅电极ge。栅电极ge通过绝缘膜if2与半导体衬底sb和场板电极fp绝缘。层间绝缘膜il形成在sb上。在层间绝缘膜il中，作为通孔的接触孔ch直接形成在沟槽d2上面。导电膜m1形成在接触孔ch中的层间绝缘膜il上和沟槽d2中。
68.n

型衬底1s构成漏极区。源极区sr、栅电极ge、作为沟道形成区的半导体区cr和漏极区(衬底1s)构成n沟道型mosfet。外延层ep构成漂移层。
69.在沟槽d1的底部处，间隙缺陷存在于碳注入位置处的外延层ep中。结果，可防止外延层ep中的p型杂质扩散。
70.在此，图14示出了作为本实施例的半导体器件的半导体芯片的平面布局。在图14中，示出了半导体芯片中的沟槽d1、形成在单元区的外周中的沟槽d3以及沿着半导体芯片的外周的沟槽d4。如图14所示，在单元区中，沟槽d1沿着板的上表面在y方向上延伸。多个沟槽d1沿着板的上表面在x方向上布置。在平面视图中，x方向和y方向彼此正交。沟槽d1是单元沟槽，沟槽d3、d4是外周沟槽。作为单元沟槽的沟槽d2(见图13)在x方向上彼此相邻的沟槽d1之间在y方向上延伸。栅电极ge和场板电极沿着凹槽d1的形状形成在相应的凹槽d1中。换句话说，栅电极ge在平面视图中以条状方式布置。
71.沟槽d3构成端接环，并且导电膜经由例如绝缘膜形成在沟槽d3内。在平面视图中围绕凹槽d3的凹槽d4构成密封环，并且具有与端接环相同的结构。
72.尽管在此已经描述了n沟道型mosfet，但是即使在半导体区的导电类型反转的p沟道型mosfet中，也可获得下面描述的本实施例的半导体器件。对于p沟道mosfet，引入参考图3描述的沟槽d1的底部的杂质例如是作为n型杂质的p(磷)。
73.作为本实施例的主要特征之一，在形成沟槽d1之后且在用于形成半导体区cr的热处理之前，将p型杂质以及碳注入沟槽d1的底部中，以形成半导体区r1。通过将p型杂质(在这种情况下，硼(b))引入到沟槽d1的底部部分中，可在完成的mosfet中实现沟槽d1的底部部分的电场弛豫，由此可确保器件的击穿电压。
74.在此，通过不仅将p型杂质而且将碳引入到沟槽d1的底部中，通过在形成半导体区r1之后的步骤中执行的热处理防止了半导体区r1中含有的p型杂质(p型离子)的热扩散。这被认为是因为，由于碳的引入，在半导体衬底sb中出现间隙缺陷，并且这些缺陷阻碍p型杂质的迁移。在此，热处理是例如用于形成半导体区cr的热处理或用于形成源极区sr的热处理。
75.通过防止p型杂质扩散，防止相邻沟槽d1之间的n型层(漂移层)变窄。也就是说，防止mosfet的电流路径被阻断，并且防止导通电阻ron增加。因此，防止了由于导通电阻ron增加而引起的ac操作期间的导通电阻变得高于dc操作期间的导通电阻的问题以及ac特性变得复杂的问题的发生。
76.因此，由于没有必要为了确保电流路径而增加单元间距，因此单元可被集成，并且半导体器件可被微型化。因此，可以消除上述改进的空间，并且可提高半导体器件的性能。
77.图15是本实施例的半导体器件的放大截面视图。如图15所示，可想到，沟槽d1相对
于半导体衬底sb的主表面具有锥度，并且从底部向上端(开口)变宽。如本文中所使用，术语“单元间距”是指在半导体芯片的单元区中重复布置的多个单元结构的周期。具体地，图15中所示的单元间距cp是通过将x方向上的开口宽度d1加到宽度x1而获得的距离，该宽度x1是x方向(凹槽d1的横向方向)上相邻凹槽d1(台面部分)之间的最短距离。换句话说，单元间距cp是指从凹槽d1的开口部分的一端到在与x方向上的端部相对的端部侧上与凹槽d1相邻的另一凹槽d1的最短距离。
78.尽管p型杂质以及碳被注入单元区的沟槽d1的底部中，但是p型杂质以及碳不仅可以被注入单元区中，还可被注入作为图14所示的外周沟槽的沟槽d3、d4中。此外，可仅在沟槽d3或d4的底部处注入p型杂质以及碳，并且可不在单元区的沟槽d1的底部处注入p型杂质以及碳，由此可以增加单元区的外周的击穿电压，并且单元区的击穿电压可低于外周。
79.在上述第一实施例中，已经描述了在待注入栅电极的沟槽的底部部分处注入p型杂质的区中注入碳。碳注入区优选与p型杂质注入区重叠。图16至图17示出了显示第一修改实施例的半导体器件的制造工艺的放大截面视图。在这些图中，在由碳注入引起缺陷的点处显示了十字标记(
×
)。在此，生成碳注入缺陷的区也是注入p型杂质以形成半导体区r1的区(参考图13)。
80.如图16和17所示，注入碳的位置可取决于碳的注入能量而适当地改变。相对于注入角度为0度的离子注入工艺，图16示出了注入能量小的情况，而图17示出了注入能量大的情况。
81.此外，即使当执行倾斜离子注入并将p型杂质以及碳注入沟槽d1的侧表面中时，引入碳的位置也可根据离子注入的角度和能量而改变。关于倾斜离子注入工艺，图18示出了注入能量小的情况，而图19示出了注入能量大的情况。此外，如图20所示，可执行注入角度为0度的离子注入和倾斜离子注入两者。
82.在第一实施例中，已经针对栅电极和条形的布置进行了描述，但是不限于此，例如，为了将栅电极放置成网格形状或网孔形状，栅电极可为所谓的网孔形状。图21示出了作为第二修改的半导体器件的半导体芯片的平面布局。在图21中，沿着沟槽d1的形状形成栅电极和场板电极。
83.如图21所示，沟槽d1在平面视图中以网状方式布置。即，在x方向上延伸并在y方向上延伸并且在x方向上布置的多个凹槽d1的端部分连接至在y方向上布置的多个凹槽d1中的每一个凹槽d1。在y方向上延伸并在x方向上布置的多个凹槽d1在y方向上布置成多行，并且凹槽d1的位置在y方向上的相邻行之间偏移半个周期。由于在y方向上延伸并在x方向上彼此相邻的多个凹槽d1在y方向上延伸并在x方向上彼此连接，因此凹槽d3中的多个凹槽d1一体地形成单个网状布局。
84.通过将栅电极形成为网状，可提高栅极密度，从而可进一步降低导通电阻。此外，由于可以降低栅极电阻，因此也可降低开关损耗。
85.尽管已经基于实施例具体描述了由本发明人做出的发明，但是本发明不限于上述实施例，并且不用说，可在不脱离其主旨的情况下做出各种修改。
86.例如，已经描述了在沟槽中具有场板电极和栅电极的沟槽内双栅型功率mosfet。另一方面，即使在沟槽中仅具有栅电极而没有场板电极的沟槽栅型功率mosfet中，通过将p型杂质以及碳引入沟槽的底部中，也可获得与第一实施例相同的优点。