一种通过改进型终端边缘提高反向耐压的MOSFET及制备方法与流程

一种通过改进型终端边缘提高反向耐压的mosfet及制备方法
技术领域
1.本发明涉及半导体技术领域，具体涉及一种通过改进型终端边缘提高反向耐压的mosfet及制备方法。


背景技术：

2.现在越来越多沟槽型的功率器件采用深沟槽当作终端，沟槽型终端(trenched termination)是一种用于提高功率半导体器件反向耐压性能和可靠性的技术。在许多功率器件中，例如mosfet、igbt和高电压二极管等，高电场强度常常会集中在器件的终端层域。这可能导致器件的局部过热、绝缘层击穿以及电荷集中，从而降低器件的反向耐压能力和可靠性。沟槽终端必须使用到刻蚀工艺，刻蚀在沟槽的深处容易发生微沟槽的缺陷，此处又是反向耐压(bv)击穿的地方，所以需要一种技术改变此处电场线分布以提高功率器件的反向耐压能力。


技术实现要素：

3.本发明的目的是提供一种通过改进型终端边缘提高反向耐压的mosfet及制备方法，该方法能够克服沟槽终端微沟槽缺陷引起bv降低的缺点，通过改变电场线的分布提高反向耐压能力。
4.一种通过改进型终端边缘提高反向耐压的mosfet，包括：场板、p 掺杂区，所述场板包括：设置在p-base层上方的第一段场板，由所述第一段场板延伸至沟槽终端中的第二段场板，所述第二段场板改变电场线在介电层的分布；
5.所述p 掺杂区位于所述沟槽终端第二端的n epi层和n sub层和介电层三部分的邻接处。
6.优选地，所述n epi层设置于所述n sub层的上方；
7.所述p-base层设置于所述n epi层的上方；
8.所述n epi蚀刻所述沟槽终端；
9.所述介电层填充所述沟槽终端，所述介电层包覆所述第二段场板。
10.优选地，p 掺杂区的宽度小于沟槽终端宽度的
11.优选地，场板为u型或者v型。
12.一种通过改进型终端边缘提高反向耐压的mosfet的制备方法，包括：
13.设置场板；
14.所述场板包括：设置在p-base层上方的第一段场板，由所述第一段场板延伸至沟槽终端中的第二段场板，所述第二段场板改变电场线在介电层的分布；
15.设置p 掺杂区，在沟槽终端第二端的n epi层和n sub层和介电层三部分的邻接处掺杂。
16.优选地，设置场板的具体方式包括：
17.外延n epi层后在n epi层上方掺杂p-base层，蚀刻沟槽终端；
18.在沟槽终端中填充介电层；
19.在介电层开设凹陷；
20.将所述场板的第二段沉积在凹陷中，所述场板的第一段沉积在p-base层上方；
21.将介电层回填至场板上方。
22.优选地，将所述场板的形状设置为u型或者v型。
23.优选地，根据沟槽终端的宽度和深度调整所述p 掺杂区的掺杂范围和掺杂浓度。
24.优选地，根据沟槽终端的宽度和深度调整所述p 掺杂区的掺杂范围和掺杂浓度，具体包括：将所述p 掺杂区的宽度设置为小于沟槽终端宽度的
25.优选地，在沟槽终端第二端的n epi层和n sub层和介电层三部分的邻接处掺杂具体包括：
26.采用三价元素作为掺杂物，对本征碳化硅掺入受主杂质，使空穴作为多数载子；
27.掺杂的方法包括：离子注入、分子束外延、化学气相沉积。
28.沟槽型的功率器件采用深沟槽当作终端，沟槽型终端是一种用于提高功率半导体器件反向耐压性能和可靠性的技术。在许多功率器件中，高电场强度常常会集中在器件的终端区域。这可能导致器件的局部过热、绝缘层击穿以及电荷集中，从而降低器件的反向耐压能力和可靠性。沟槽型终端的主要概念是在器件终端区域引入一个或多个深度不同的沟槽，通常填充有介电材料，以调整电场分布并降低电场集中。这种结构有助于提高器件的反向耐压性能和可靠性。但是沟槽终端必须使用到刻蚀工艺，刻蚀在沟槽的深处容易发生微沟槽的缺陷，微沟槽缺陷会导致反向耐压降低，所以常常会使用场板技术改变此处电场分布提高反向耐压，但是沟槽行终端底部的宽度不够在沟槽终端另外一侧会发生击穿的问题，所以通常会使用平台工艺解决，平台工艺将右半部分材料磨除，后电力线可以均匀发散，不发生击穿问题。然而沟槽终与端平台工艺都是昂贵的工艺，所以本发明不使用平台工艺而在沟槽的另外一侧加上一个深浓度的p 区域，能够通过改变的电力线分布解决另一侧击穿和微沟槽缺陷引起的bv降低问题的同时降低成本。
附图说明
29.此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
30.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
31.图1为本发明的沟槽终端结构示意图；
32.图2为本发明的沟槽终端的第一端缺陷示意图；
33.图3为本发明的沟槽终端的第二端缺陷示意图；
34.图4为本发明的传统抹除沟槽终端第二端示意图；
35.图5为本发明的方法流程图；
36.图6为本发明的方法结构示意图；
37.图7为本发明的微沟槽缺陷示意图。
具体实施方式
38.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
39.需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
40.另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
41.沟槽终端必须使用到刻蚀工艺，刻蚀在沟槽的深处容易发生微沟槽的缺陷，微沟槽缺陷就会导致反向耐压击穿，所以常常会使用场板技术改变此处电场分布提高反向耐压，但是沟槽行终端底部的宽度不够在沟槽终端另外一侧会发生击穿的问题，所以通常会使用平台工艺解决，平台工艺将右半部分材料磨除，后电力线可以均匀发散，不发生击穿问题。然而沟槽终与端平台工艺都是昂贵的工艺，所以本发明不使用平台工艺而在沟槽的另外一侧加上一个深浓度的p 区域，能够通过改变的电场线分布解决另一侧击穿和微沟槽缺陷引起的bv降低的问题，同时还能降低生产成本。
42.实施例1
43.一种通过改进型终端边缘提高反向耐压的mosfet，包括：场板、p 掺杂区，所述场板包括：设置在p-base层上方的第一段场板，由所述第一段场板延伸至沟槽终端中的第二段场板，所述第二段场板改变电场线在介电层的分布；
44.所述p 掺杂区位于所述沟槽终端第二端的n epi层和n sub层和介电层三部分的邻接处。如图1。
45.场板(field plate)工艺是一种用于提高功率半导体器件反向耐压性能的技术。这种工艺通过引入一个额外的金属电极(场板)来实现，该电极与主活动区域相距一定距离，并通过介电层与半导体结构隔离。场板的主要作用是调整电场分布，降低电场集中和提高器件的反向耐压能力。场板工艺提高反向耐压的主要机制如下：
46.电场分布调整：在半导体器件中，高电场通常会集中在某些区域，例如沟道和漂移区域的边缘。场板通过调整电场分布，降低这些区域的电场集中，从而提高器件的反向耐压能力。
47.增强电场应对能力：场板结构可以有效地分散电场，使其在整个器件中分布得更均匀。这有助于降低局部电场强度，减少可能导致器件损坏的电场集中现象。
48.减少表面电荷密度：场板结构可以降低半导体表面的电荷密度，从而减少电场在表面的积累。这有助于降低表面电荷对器件反向耐压性能的影响。
49.场板工艺在多种功率半导体器件中得到了广泛应用，例如mosfetfet、igbt和高电
压二极管等。通过使用场板工艺，可以有效提高器件的反向耐压能力，同时降低器件的导通损耗和开关损耗。这对于高压、高功率应用具有重要意义，例如电力传输、电动汽车和工业控制等。
50.现在越来越多沟槽型的功率器件采用深沟槽当作终端，沟槽型终端(trenched termination)是一种用于提高功率半导体器件反向耐压性能和可靠性的技术。在许多功率器件中，例如mosfetfet、igbt和高电压二极管等，高电场强度常常会集中在器件的终端区域。这可能导致器件的局部过热、绝缘层击穿以及电荷集中，从而降低器件的反向耐压能力和可靠性。沟槽型终端的主要概念是在器件终端区域引入一个或多个深度不同的沟槽，通常填充有介电材料，以调整电场分布并降低电场集中。这种结构有助于提高器件的反向耐压性能和可靠性。沟槽型终端的主要优点如下：
51.电场分布调整：沟槽结构有助于降低终端区域的电场集中，从而使电场分布更加均匀。这有助于提高器件的反向耐压能力。
52.提高可靠性：由于电场集中的降低，沟槽型终端可以降低局部过热和绝缘层击穿的可能性。这有助于提高器件的可靠性和寿命。
53.减少电荷集中：沟槽型终端可以减少电荷在终端区域的集中，从而降低电荷对器件反向耐压性能的影响。
54.沟槽型终端已经在多种功率半导体器件中得到了广泛应用，它有助于提高器件的性能和可靠性，尤其是在高压和高功率应用中。
55.沟槽终端必须使用到刻蚀工艺，刻蚀在沟槽的深处容易发生微沟槽的缺陷(如图2)，此处又是反向耐压(bv)击穿的地方，由于微沟槽缺陷的存在，会导致反向耐压(bv)降低，所以常常会使用场板技术改变此处电场分布提高bv。
56.图3解释了如果使用沟槽行终端底部的宽度不够在另外一测会发生击穿的问题，所以通常会使用图4的平台工艺解决，平台工艺将右半部分材料磨除，后电力线可以均匀发散，不发生击穿问题。
57.然而沟槽终与端平台工艺都是昂贵的工艺，所以本发明不使用平台工艺而在沟槽的另外一侧加上一个深浓度的p 区域，改变的电场线分布的同时降低成本。
58.优选地，所述n epi层设置于所述n sub层的上方；
59.所述p-base层设置于所述n epi层的上方；
60.所述n epi蚀刻所述沟槽终端；
61.所述介电层填充所述沟槽终端，所述介电层包覆所述第二段场板。
62.pn结的衬底分为p型和n型， 是重掺杂，-是轻掺杂，p型掺杂iiia族元素，例如：硼、铝、镓、铟、铊。n型掺杂va族元素，例如氮(n)、磷(p)、砷(as)、锑(sb)、铋(bi)和镆(mc)。
63.在mosfet上增加沟槽可以在一定程度上解决提高电压和增大电流之间的矛盾，并且能够大大减小硅片面积，提高硅片利用率，功率器件频率特性好，常用的是纵向垂直导电v型结构的功率mosfet(vertical v-groovemosfet,vvmosfet),垂直导电沟道mosfet是将沟道区、漂移区、漏区从器件表面转移到mosfet体内，这样有效提高了硅片面积利用率、器件的耐压能力和开关速度。从vvmosfet结构上看它存在有三个方面的缺点：在工艺生产中形成v型槽难于控制；v型槽顶部存在尖端具有较大的电场；栅氧化层的暴露很容易受到离子沾污而造成电压阈值不稳。为了克服vvmosfet的这些缺点，后又提出垂直u型槽功率
mosfet(vumosfet)结构。vumosfet结构的制造工艺仍然难以控制形成u型槽。为此提出了n 源区与p-base区扩散形成沟道的垂直双扩散的功率mosfet(vdmosfet)结构。vdmosfet结构克服了vumosfet的缺点。vdmosfet形成导电沟道是利用p-base和n源区双扩散形成的。栅极是水平的并没有v型尖端，电场不会受到挤压，这样不但提高了阻断电压，还使器件更可靠。vdmosfet的主要问题就是产生类似jfet(junction field effect transistor)的效应，当器件正向导通时，由于p-base的浓度比n-epi高，耗尽区向n-epi延伸，两个相邻p-base之间的耗尽区扩展而互相挤压，使导通电阻变大，为了解决这个问题，后来提出了沟槽栅(umosfetfet)结构，沟槽是p区侧壁形成垂直反型层导电沟道，这样可以消除jfet效应，可以增大原胞密度，降低电阻，提高电流处理能力。
64.本发明mosfet采用碳化硅为主要材料，具有高硬度、高耐磨性、热导率高、散热性能好、耐腐蚀性强、热稳定性高、抗氧化性、击穿场强更高的优点，但是由于碳化硅具有高硬度的特点导致它的韧性低，在蚀刻沟槽终端的时候，由于反应离子撞击下层栅氧化层，造成栅氧化层局部被击穿，非常容易在左右下方两端形成裂隙，在硅衬底上形成一个沟槽，也就是微沟槽缺陷，如图7，形成的裂隙就会导致当pn结外接电压时，器件大面积漏电，严重杀伤每一个管芯，造成硅片的报废。可以解决微沟槽缺陷影响的方法思路大致分为两类：第一类是改进蚀刻工艺，包括改进蚀刻过程中工艺参数，例如更换蚀刻气体，调整蚀刻气体比例，提高蚀刻温度，调整蚀刻时间等，又或者是更换更加先进的蚀刻设备。这一类改善思路可以从根本上解决微沟槽缺陷问题，但由于其本身的研发成本非常高，研发时间长，蚀刻设备昂贵、易老化等问题导致不能应用广泛，并且工艺参数在现实操作中的控制往往不是那么精密的，而且mosfet材料的更换就会导致工艺参数的改变，不能应用于所有型号材料的mosfet，每一种新型的mosfet就要重新计算蚀刻工艺中每一步的工艺参数。实现非常困难，就导致仍旧很难解决因微沟槽缺陷引起的bv降低问题。
65.而第二类就是本发明提出的通过在n sub层掺杂一个p 区掺杂，工艺流程比第一类要简单很多，并且能够同时解决第二端微沟槽缺陷引起的bv降低问题和第二端反向电压击穿问题，本发明只需要根据沟槽终端的宽度来设置场板和p 区的参数，此步骤在模拟软件中即可完成，而第一类调整工艺参数则需要进行多次实验进行研究，能够节省大量人力物力，并且本发明的掺杂方法在工业应用中能够大大节省生产成本，这是本发明解决的最根本的技术问题，在传统工艺中微沟槽终端的影响去除工艺例如磨除沟槽终端的第二端，这都是高成本，费时高的手段，而本发明的技术方案比传统工艺的成本降低了很多，时间花费少，只需要在蚀刻沟槽终端之后进行掺杂步骤即可，并且应用与各种mosfet，应用范围广泛，而且效果显著。
66.优选地，p 掺杂区的宽度小于沟槽终端宽度的
67.p 表示半导体掺杂的杂质为空穴，因此，对外表现出缺少电子而具有吸收电子的特性，p 掺杂区有很多正电荷，这些正电荷集中成一个点电荷也就是沟槽终端第二端右下角的点，如图3中沟槽终端第二端的爆炸点，这个点电荷的电场呈现同心圆分布。
68.p 掺杂区的深度，高度，宽度和浓度都会影响沟槽终端中电场线的分布，上述点电荷的正电越多也就是p 掺杂区的浓度越大，对电场线分布的影响越大，具体影响为电场线的偏转角度，点电荷带的电越多，电场线偏转的就越多，实际情况中，工厂需要的芯片要求
是在满足功能的情况下，尽量小的芯片竞争力越大，沟槽终端做的小就可以间接缩小芯片尺寸，缩小沟槽终端等于缩小沟槽终端的宽度，想要缩小沟槽终端的宽度就必须要增大电场线的偏转角度，让电场线在接触到沟槽终端第二端前更早的从介电层中发散出去，想要达到这个目的，可以通过增大p 掺杂区的浓度，进而提高p 掺杂区的带电量，从而增大电场线的偏转角度。
69.深度，高度和宽度都是通过影响p 掺杂区的带电量进而影响电场线的偏转角度，但是本发明对p 掺杂区的宽度有最大限制，也就是要小于沟槽终端宽度的如果宽度大于沟槽终端的则电场线不会像图1那样发散出去，p 掺杂区的浓度本发明通常设置在10
16-10
19
cm-3
之间。本发明通过调整p 掺杂区的参数来改变沟槽终端中电场线的分布，轻松地克服微沟槽缺陷引起的bv降低问题，降低了生产成本，节约了大量操作时间。
70.优选地，场板为u型或者v型。
71.场板的作用是保护mosfet不被击穿，提高mosfet的反向耐压能力，场板通过改变表面电势分布使曲面结的曲率半径增大，抑制表面电场的集中，从而提高mosfet的击穿电压，场板可分为金属性场板mfp(metal field plate)和电阻性场板rfp(res isitive field plate),电阻性场板主要有多晶硅电阻场板和半绝缘多晶硅(sipos)电阻场板；场板又可分为偏置场板和浮空场板。偏置场板(fp)的是由结接触的金属化延伸超过p n结所构成的，此时场板的偏置电压和p 极的电压相同。当场板下的氧化层取适当厚度时，加在场板上的电压恰好使场板下的表面耗尽，从而达到增大曲率半径提高击穿电压的效果。
72.传统平面场板可以有效提高功率器件的击穿电压，但是平面场板结构展宽耗尽层、改善电场的分布能力难以与功率器件的电学性能的期望相匹配，所以本发明提出的场板形状为u型或者v型，本发明以u型场板为例进行说明，u型场板能够将沟槽终端中的电场分布由一条直线改变成u型曲线，使用u型场板就能够解决图2中沟槽终端第一端微沟槽缺陷引起的bv降低的问题，但想要解决图3中第二段微沟槽缺陷引起的bv降低的问题就要求沟槽终端的宽度达到电场线能够从沟槽终端第二端发射出来的一定数值，所以u型场板的参数设置是根据沟槽终端的宽度改变的，但是当沟槽终端宽度小于u型场板改变电场线的极限能力时，沟槽终端第二端的微沟槽缺陷引起的bv降低问题和电场线击穿第二端表面的问题就不能只通过u型场板来改善了，所以u型场板的主要作用是改善沟槽终端第一端的微沟槽缺陷引起的bv降低问题。u型场板比传统的平面场板改善电场分布能力更强，能够比传统的平面场板匹配更多的功率器件，但仍旧有它本身性质带来的局限性，无法完美地解决沟槽终端第二端微沟槽缺陷引起的bv降低问题。
73.实施例2
74.一种通过改进型终端边缘提高反向耐压的mosfet的制备方法，如图5和6，包括：
75.s100设置场板；
76.s200设置p 掺杂区，在沟槽终端第二端的n epi层和n sub层和介电层三部分的邻接处掺杂。
77.在本发明中，设置场板的目的是为了克服沟槽终端第一端的微沟槽缺陷引起的bv降低问题，设置p 掺杂区的目的有两个，第一个是克服沟槽终端第二端的微沟槽缺陷引起的bv降低问题，第二个是克服电场线在沟槽终端第二端表面电场线集中击穿的问题。
78.按上述内容所说，设置场板在一定条件下是可以解决沟槽终端第二端微沟槽缺陷引起的bv降低问题和沟槽终端第二端表面电场线集中击穿的问题，但在本发明中优先考虑的是制造芯片的成本问题，而在成本问题的约束下，场板就不能解决沟槽终端第二端微沟槽缺陷引起的bv降低问题和沟槽终端第二端表面电场线集中击穿的问题了，所以本发明就引入了在n sub层中掺杂p 区的做法来解决第二端微沟槽缺陷引起的bv降低问题和第二端表面电场线集中击穿的问题，p 区表示一个掺杂区域。
79.本征半导体中存在两种载流子：带负电的自由电子和带正电的空穴，n表示自由电子，p表示空穴。在外加电场的作用下，空穴的移动方向和电子移动方向是相反的，一般根据掺入特定掺杂的类型将杂质半导体划分为n型半导体和p型半导体，掺入5价杂质元素就会形成n型半导体，掺入三价杂质元素就会形成p型半导体。本发明中的p 区域就是在本征碳化硅中掺入了三价杂质元素形成的区域。在p 区域中，空穴是多数载流子，它主要由杂质原子提供，自由电子是少数载流子，由热激发形成。由于空穴很容易俘获电子，使杂质原子成为负离子。掺入的三价杂质也称为受主杂质。
80.本发明在沟槽终端第二端的n epi层和n sub层和介电层三部分的邻接处，这个地方掺杂的目的是因为此处为微沟槽缺陷发生的地方，在这里进行掺杂就可以解决沟槽终端第二端微沟槽缺陷引起的bv降低的问题，第二个目的如图1，p 掺杂区影响了沟槽终端中的电场线分布，使得原本将会累积在沟槽终端第二端表面的电场被偏转，最后将不会击穿功率器件，安全的发散到外部。
81.优选地，设置场板的具体方式包括：
82.s100外延n epi层后在n epi层上方掺杂p-base层，蚀刻沟槽终端；
83.s101在沟槽终端中填充介电层；
84.s102在介电层开设凹陷；
85.s103将场板的第二段沉积在凹陷中，场板的第一段沉积在p-base层上方；
86.s104将介电层回填至场板上方。
87.在具体情况中场板的设置有一些参数要求，例如：场板的长度必须大于等于横向结深与耗尽层宽度之和，本发明通过模拟软件进行设计后再投入到实际生产中，能够更快更简易的沉积场板。
88.本发明实施例以图2中的苯丙环丁烯bcb为介电层的一种材料进行说明，除了bcb材料，还可以选用三乙烯环己烷、聚四氟乙烯、聚氯乙烯等作为介电层材料，本发明选用的bcb材料具备优异的电绝缘性能，较高的环张力和高反应活性，还具备了在制作芯片时需要的很强的热稳定性，抗腐蚀性，并且bcb黏附性能极佳，能够很好的与硅基地进行粘合。
89.优选地，将场板的形状设置为u型或者v型。
90.传统平面场板可以有效提高功率器件的击穿电压，但是平面场板结构展宽耗尽层、改善电场的分布能力难以与功率器件的电学性能的期望相匹配，所以本发明提出的场板形状为u型或者v型，本发明以u型场板为例进行说明，u型场板能够将沟槽终端中的电场分布由一条直线改变成u型曲线，使用u型场板就能够解决图2中沟槽终端第一端微沟槽缺陷的引起的bv降低问题，但想要解决图3中第二段微沟槽缺陷引起的bv降低的问题就要求沟槽终端的宽度达到电场线能够从沟槽终端第二端发射出来的一定数值，所以u型场板的参数设置是根据沟槽终端的宽度改变的，但是当沟槽终端宽度小于u型场板改变电场线的
极限能力时，沟槽终端第二端的微沟槽缺陷引起的bv降低问题和电场线击穿第二端表面的问题就不能只通过u型场板来改善了，所以u型场板的主要作用是改善沟槽终端第一端的微沟槽缺陷引起的bv降低问题。u型场板比传统的平面场板改善电场分布能力更强，能够比传统的平面场板匹配更多的功率器件，但仍旧有它本身性质带来的局限性，无法完美地解决沟槽终端第二端微沟槽缺陷引起的bv降低问题。
91.在本发明中，将场板的第二端端口设置低于p-base层，这样能够使电场线更好地发散到外部。
92.优选地，根据沟槽终端的宽度调整p 掺杂区的高度、宽度、浓度和深度。
93.深度，高度和宽度都是通过影响p 掺杂区的带电量进而影响电场线的偏转角度，但是本发明对p 掺杂区的宽度有最大限制，也就是要小于沟槽终端宽度的如果宽度大于沟槽终端的则电场线不会像图1那样发散出去，p 掺杂区的浓度本发明通常设置在10
16-10
19
cm-3
之间。本发明通过调整p 掺杂区的参数来改变沟槽终端中电场线的分布，轻松地克服微沟槽缺陷引起的bv降低问题，降低了生产成本，节约了大量操作时间。
94.优选地，根据沟槽终端的宽度和深度调整所述p 掺杂区的掺杂范围和掺杂浓度，具体包括：将所述p 掺杂区的宽度设置为小于沟槽终端宽度的
95.优选地，在沟槽终端第二端的n epi层和n sub层和介电层三部分的邻接处掺杂具体包括：
96.采用三价元素作为掺杂物，对本征碳化硅掺入受主杂质，使空穴作为多数载子；
97.掺杂的方法包括：离子注入、分子束外延、化学气相沉积。
98.离子注入法：三价元素的离子被加速进入固体靶标，从而改变靶标的物理，化学或电学性质。离子注入被用于半导体器件的制造，金属表面处理以及材料科学研究中。离子注入过程的离子能量范围从极浅结的0.1kev低能量到阱区注入的1mev高能量，带能量的离子穿过标靶后逐渐通过与衬底原子碰撞失去能量，并最后停留在衬底中。
99.分子束外延法：外延是一种制备单晶薄膜的新技术，它是在适当的衬底与合适的条件下，沿衬底材料晶轴方向逐层生长薄膜的方法。该技术的优点是：使用的衬底温度低，膜层生长速率慢，束流强度易于精确控制，膜层组分和掺杂浓度可随源的变化而迅速调整。用这种技术已能制备薄到几十个原子层的单晶薄膜，以及交替生长不同组分、不同掺杂的薄膜而形成的超薄层量子显微结构材料。
100.化学气相沉积法：利用含有薄膜元素的一种或几种气相化合物或单质、在衬底表面上进行化学反应生成薄膜的方法。化学气相淀积法广泛用于提纯物质、研制新晶体、淀积各种单晶、多晶或玻璃态无机薄膜材料。这些材料可以是氧化物、硫化物、氮化物、碳化物，也可以是iii-v、ii-iv、iv-vi族中的二元或多元的元素间化合物，而且它们的物理功能可以通过气相掺杂的淀积过程精确控制。
101.除了以上方法还有高温扩散的方法进行掺杂，杂质掺杂主要是由高温的扩散方式来完成，杂质原子通过气相源或掺杂过的氧化物扩散或淀积到硅晶片的表面，这些杂质浓度将从表面到体内单调下降，而杂质分布主要是由高温与扩散时间来决定。
102.掺杂的具体步骤包括：
103.1.预清洗与刻蚀。
104.2.炉管淀积。
105.3.去釉。
106.预清洗与刻蚀：淀积前的晶圆要先经过预清洗工艺去除微粒与沾污。所用化学品及工艺与氧化前的清洗相同。预清洗后，晶圆由hf或与水的溶液进行化学刻蚀，以去除晶圆暴露表面上可能长出的氧化物。晶圆暴露在空气中或化学预清洗都可能形成晶圆表面的氧化物。氧化物的去除对于杂质能否阻止进入晶圆表面是必需的。刻蚀时间与浓度必须很好地平衡，以避免掩膜氧化层被去除或变得过薄。
107.炉管淀积：淀积工艺像氧化工艺一样，最少需要三个循环。第一个循环是上料循环，此过程在氮气环境中进行。第二个循环是淀积掺杂循环。第三个循环是下料循环，此过程也是在氮气环境中进行的。
108.晶圆在舟上垂直放置或与炉管的轴向平行。垂直放置可以达到最大的放置密度，但由于晶圆阻碍气体流动，可能导致均匀度问题。对于均一掺杂，气体在各晶圆间必须混合均匀。平行的放置方式由于气体能无阻碍地在晶圆间流动，从而提供均匀性上的优势，缺点是装片密、度低。在两种放置方式中，都用假片放置在舟的前后端，以保证中间器件晶圆的均匀掺杂。
109.掺杂之后形成p 掺杂区，此时p 掺杂区等效为一个带正电的点电荷，这个点电荷就会通过改变沟槽终端中电场线的分布来克服沟槽终端第二端微沟槽缺陷引起的bv降低问题和沟槽终端第二端表面电场线击穿的问题。
110.和现有技术中通过改进蚀刻工艺来解决微沟槽缺陷的方法，本发明采用的掺杂工艺降低的成本是显而易见的，并且掺杂工艺已经纯熟，成品率比传统技术中改进蚀刻工艺来进行工业生成的高，大大降低了工业生产成本，提高了工业生产效率，提高了工厂的效益。
111.光罩又称光掩模版、掩膜版，英文名称mask或photomask)，材质：石英玻璃、金属铬和感光胶，由石英玻璃作为衬底，在其上面镀上一层金属铬和感光胶，成为一种感光材料，把已设计好的电路图形通过电子激光设备曝光在感光胶上,被曝光的区域会被显影出来，在金属铬上形成电路图形，成为类似曝光后的底片的光掩模版，然后应用于对集成电路进行投影定位，通过集成电路光刻机对所投影的电路进行光蚀刻，其生产加工工序为：曝光，显影，去感光胶，最后应用于光蚀刻。
112.蚀刻指通过曝光制版、显影后，将要蚀刻区域的保护膜去除，在蚀刻时接触化学溶液，达到溶解腐蚀的作用，形成凹凸或者镂空成型的效果。但是在蚀刻过程中，会产生侧蚀产生突沿的问题。通常印制板在蚀刻液中的时间越长，(或者使用老式的左右摇摆蚀刻机)侧蚀越严重。侧蚀严重影响印制导线的精度，严重侧蚀将使制作精细导线成为不可能。当侧蚀和突沿降低时，蚀刻系数就升高，高的蚀刻系数表示有保持细导线的能力，使蚀刻后的导线接近原图尺寸。电镀蚀刻抗蚀剂无论是锡－铅合金，锡，锡－镍合金或镍，突沿过度都会造成导线短路。因为突沿容易断裂下来，在导线的两点之间形成电的桥接。因此会产生微沟槽缺陷。
113.本发明在使用过程中需要两个光罩，第一个光罩用于蚀刻沟槽终端，第二个光罩用于蚀刻凹槽，光罩的成本相较于平台工艺的使用成本来说是很低的，并且生产时间也远
远少于平台工艺，能够大大降低生产花费。
114.当掺杂方法采用的是离子注入法时本发明使用的掺杂设备包括离子注入机；当掺杂方法选用的是化学气相沉积法时，本发明使用的掺杂设备包括反应器；当掺杂方法选用的是分子束外延法时，本发明使用的掺杂设备包括超高真空系统努森箱；在实际应用中，可以根据工厂掺杂工艺的不同选用不同的掺杂设备，本发明不受设备的局限，但在传统的改进蚀刻工艺中，实现克服微沟槽缺陷的方法需要对设备本身进行改进，工厂因此又要引进新的蚀刻设备，这样就大大提高了生产成本，但是本发明的即可利用工厂本身的生产设备完成芯片的制作，降低了生产成本，简化了生产流程，提高了生产效率。
115.沟槽型的功率器件采用深沟槽当作终端，沟槽型终端是一种用于提高功率半导体器件反向耐压性能和可靠性的技术。在许多功率器件中，高电场强度常常会集中在器件的终端区域。这可能导致器件的局部过热、绝缘层击穿以及电荷集中，从而降低器件的反向耐压能力和可靠性。沟槽型终端的主要概念是在器件终端区域引入一个或多个深度不同的沟槽，通常填充有介电材料，以调整电场分布并降低电场集中。这种结构有助于提高器件的反向耐压性能和可靠性。但是沟槽终端必须使用到刻蚀工艺，刻蚀在沟槽的深处容易发生微沟槽的缺陷，微沟槽缺陷会导致反向耐压降低，所以常常会使用场板技术改变此处电场分布提高反向耐压，但是沟槽行终端底部的宽度不够在沟槽终端另外一侧会发生击穿的问题，所以通常会使用平台工艺解决，平台工艺将右半部分材料磨除，后电力线可以均匀发散，不发生击穿问题。然而沟槽终与端平台工艺都是昂贵的工艺，所以本发明不使用平台工艺而在沟槽的另外一侧加上一个深浓度的p 区域，能够通过改变的电力线分布解决另一侧击穿和微沟槽缺陷引起的bv降低问题的同时降低成本。
116.以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。