显示装置的制作方法

显示装置
1.相关申请的交叉引用
2.本技术要求于2021年5月14日在韩国知识产权局提交的韩国专利申请第10-2021-0062754号的优先权；该韩国专利申请通过引用被并入。
技术领域
3.本公开涉及显示装置。


背景技术：

4.显示装置可以根据输入信号显示图像。显示装置可以被包括在诸如蜂窝电话或电视的电子设备中。
5.显示装置可以包括接收电信号并且然后发光以显示图像的像素。每一个像素可以包括用于发光的显示元件。例如，有机发光显示装置可以包括有机发光二极管(oled)作为显示元件。
6.对显示装置的冲击或碰撞可能对显示装置中的一个或多个元件造成损坏。结果，显示装置的质量和性能可能受到影响。


技术实现要素：

7.实施例可以涉及能够抵抗冲击/碰撞和/或能够显示高分辨率图像的显示装置。
8.根据一个或多个实施例，显示装置包括：基板，其上限定有彼此邻近的第一像素区和第二像素区；第一绝缘层，布置在基板上并且具有与第一像素区和第二像素区之间的边界相对应的第一开口；第一像素分隔层，位于第一开口中并且包括与第一绝缘层的材料不同的材料；第一导电线，布置在第一绝缘层上并且与第一像素分隔层至少部分地重叠；第二绝缘层，布置在第一导电线上；以及第二导电线，布置在第二绝缘层上并且与第一像素分隔层和第一导电线至少部分地重叠。
9.显示装置可以进一步包括：第三绝缘层，布置在第一绝缘层与第二绝缘层之间，并且第三绝缘层和第一像素分隔层可以是彼此一体的。
10.显示装置可以进一步包括：第一导电图案，布置在第一像素区上并且在第一绝缘层与第三绝缘层之间；第二导电图案，布置在第二像素区上并且在第一绝缘层与第三绝缘层之间；第一接触插塞，将第一导电线连接到第一导电图案；以及第二接触插塞，将第一导电线连接到第二导电图案。
11.第一绝缘层可以包括无机材料，并且第一像素分隔层可以包括有机材料。
12.显示装置可以进一步包括：第三接触插塞，布置在第一像素区上并且将第二导电线连接到第一导电线；以及第四接触插塞，布置在第二像素区上并且将第二导电线连接到第一导电线。
13.显示装置可以进一步包括：第三导电图案，布置在第一像素区上并且在基板与第一导电线之间；第五接触插塞，将第一导电线连接到第三导电图案；第四导电图案，布置在
第二像素区上并且与第三导电图案在同一层；以及第六接触插塞，将第一导电线连接到第四导电图案。
14.显示装置可以进一步包括：第一半导体图案，布置在第一像素区上并且在基板与第一导电线之间；第七接触插塞，将第一导电线连接到第一半导体图案；第二半导体图案，布置在第二像素区上并且与第一半导体图案在同一层；以及第八接触插塞，将第一导电线连接到第二半导体图案。
15.显示装置可以进一步包括：第五导电图案，布置在第一绝缘层上并且在显示装置的平面图中与第一像素分隔层间隔开；第三导电线，布置在第二绝缘层上并且与第一像素分隔层至少部分地重叠；以及第九接触插塞，将第三导电线连接到第五导电图案，其中，第三导电线与第一导电线和第二导电线中的每一条间隔开。
16.同一信号可以被施加到第一导电线和第二导电线。
17.第一信号可以被施加到第一导电线，并且与第一信号不同的第二信号可以被施加到第二导电线。
18.显示装置可以进一步包括：第六导电图案，布置在第一像素区上；第七导电图案，布置在第二像素区上；以及第一桥，布置在第一绝缘层上并且将第六导电图案与第七导电图案连接，其中，第一桥与第一像素分隔层至少部分地重叠。
19.显示装置可以进一步包括：第三半导体图案，布置在第一像素区上；第四半导体图案，布置在第二像素区上；以及第二桥，布置在第一绝缘层上并且将第三半导体图案与第四半导体图案连接，其中，第二桥与第一像素分隔层至少部分地重叠。
20.与第一像素区邻近的第三像素区、第四像素区和第五像素区可以进一步被限定在基板上，第一绝缘层可以进一步具有与第一像素区和第三像素区之间的边界相对应的第二开口、与第一像素区和第四像素区之间的边界相对应的第三开口以及与第一像素区和第五像素区之间的边界相对应的第四开口，第一像素区和第二像素区可以在第一方向上彼此邻近，第一像素区和第三像素区可以在第二方向上彼此邻近，第一像素区和第四像素区可以在与第一方向相反的第三方向上彼此邻近，并且第一像素区和第五像素区可以在与第二方向相反的第四方向上彼此邻近。
21.显示装置可以进一步包括：第二像素分隔层，位于第二开口中；第三像素分隔层，位于第三开口中；以及第四像素分隔层，位于第四开口中。第一像素分隔层、第二像素分隔层、第三像素分隔层和第四像素分隔层可以是彼此一体的。
22.根据一个或多个实施例，显示装置包括：基板，其上在第一方向上限定有多个像素区；第一绝缘层，布置在基板上并且具有围绕多个像素区中的每一个的开口图案；像素分隔层，位于开口图案中；第一导电线，布置在第一绝缘层上并且在第一方向上延伸以与像素分隔层至少部分地重叠；第二绝缘层，布置在第一导电线上；以及第二导电线，布置在第二绝缘层上并且在第一方向上延伸以与像素分隔层和第一导电线至少部分地重叠，其中，第一绝缘层包括无机材料，并且像素分隔层包括有机材料。
23.在显示装置的平面图中，像素分隔层可以具有网格结构。
24.显示装置可以进一步包括：多个第一接触插塞，分别布置在多个像素区上并且将第二导电线连接到第一导电线；多个导电图案，分别布置在多个像素区上并且在基板与第一导电线之间；以及多个第二接触插塞，分别布置在多个像素区上并且将第一导电线连接
到多个导电图案中的每一个。
25.显示装置可以进一步包括：多个第三接触插塞，分别布置在多个像素区上并且将第二导电线连接到第一导电线；多个半导体图案，分别布置在多个像素区上并且在基板与第一导电线之间；以及多个第四接触插塞，分别布置在多个像素区上并且将第一导电线连接到多个半导体图案中的每一个。
26.同一信号可以被施加到第一导电线和第二导电线。
27.第一信号可以被施加到第一导电线，并且与第一信号不同的第二信号可以被施加到第二导电线。
28.实施例可以涉及显示装置。显示装置可以包括基板、第一像素晶体管组、第二像素晶体管组、第一绝缘层、第一像素分隔层、第一导电线、第二绝缘层和第二导电线。基板可以包括彼此邻近的第一像素区和第二像素区。第一像素晶体管组可以布置在第一像素区上。第二像素晶体管组可以布置在第二像素区上。第一绝缘层可以由第一材料形成，可以布置在基板上并且可以具有第一开口。第一开口可以位于第一像素晶体管组与第二像素晶体管组之间。第一像素分隔层可以位于第一开口中并且可以由与第一材料不同的第二材料形成。第一导电线可以布置在第一绝缘层上并且可以与第一像素分隔层至少部分地重叠。第二绝缘层可以布置在第一导电线上。第二导电线可以布置在第二绝缘层上并且可以与第一像像素分隔层和第一导电线中的每一个至少部分地重叠。
29.显示装置可以进一步包括：第三绝缘层，布置在第一绝缘层与第二绝缘层之间。第三绝缘层和第一像素分隔层可以彼此直接连接并且可以由相同的材料形成。
30.显示装置可以进一步包括以下元件：第一导电构件，布置在第一像素区上并且在第一绝缘层与第三绝缘层之间；第二导电构件，布置在第二像素区上并且在第一绝缘层与第三绝缘层之间；第一接触插塞，将第一导电线电连接到第一导电构件；以及第二接触插塞，将第一导电线电连接到第二导电构件。第一像素分隔层可以位于第一接触插塞与第二接触插塞之间。
31.第一绝缘层可以由无机材料形成。第一像素分隔层可以由有机材料形成。
32.显示装置可以进一步包括以下元件：第三接触插塞，布置在第一像素区上并且将第二导电线电连接到第一导电线；以及第四接触插塞，布置在第二像素区上并且将第二导电线电连接到第一导电线。第一像素分隔层可以位于第三接触插塞与第四接触插塞之间。
33.显示装置可以进一步包括以下元件：第三导电构件，布置在第一像素区上并且在基板与第一导电线之间；第五接触插塞，将第一导电线电连接到第三导电构件；第四导电构件，布置在第二像素区上并且与第三导电构件在同一层；以及第六接触插塞，将第一导电线电连接到第四导电构件。第一像素分隔层可以位于第五接触插塞与第六接触插塞之间。
34.显示装置可以进一步包括以下元件：第一半导体构件，布置在第一像素区上并且在基板与第一导电线之间；第七接触插塞，将第一导电线电连接到第一半导体构件；第二半导体构件，布置在第二像素区上并且与第一半导体构件在同一层；以及第八接触插塞，将第一导电线电连接到第二半导体构件。第一像素分隔层可以位于第七接触插塞与第八接触插塞之间。
35.显示装置可以进一步包括以下元件：第五导电构件，布置在第一绝缘层上并且与第一像素分隔层间隔开；第三导电线，布置在第二绝缘层上并且与第一像素分隔层至少部
分地重叠；以及第九接触插塞，将第三导电线电连接到第五导电构件。第三导电线可以与第一导电线和第二导电线中的每一条间隔开。
36.第一导电线可以电连接到第二导电线。同一信号可以被施加到第一导电线和第二导电线。
37.第一导电线可以与第二导电线电隔离。第一信号可以被施加到第一导电线。与第一信号不同的第二信号可以被施加到第二导电线。
38.显示装置可以进一步包括以下元件：第六导电构件，布置在第一像素区上；第七导电构件，布置在第二像素区上；以及第一桥，布置在第一绝缘层上并且将第六导电构件电连接到第七导电构件。第一桥可以与第一像素分隔层至少部分地重叠。
39.显示装置可以进一步包括以下元件：第三半导体构件，布置在第一像素区上；第四半导体构件，布置在第二像素区上；以及第二桥，布置在第一绝缘层上并且将第三半导体构件电连接到第四半导体构件。第二桥可以与第一像素分隔层至少部分地重叠。
40.显示装置可以进一步包括：第三像素晶体管组、第四像素晶体管组和第五像素晶体管组，分别布置在基板的可以与基板的第一像素区邻近的第三像素区、第四像素区和第五像素区上。第一绝缘层可以进一步具有位于第一像素晶体管组与第三像素晶体管组之间的第二开口，可以进一步具有位于第一像素晶体管组与第四像素晶体管组之间的第三开口，并且可以进一步具有位于第一像素晶体管组与第五像素晶体管组之间的第四开口。第一像素区可以在第一方向上与第二像素区相邻。第一像素区可以在与第一方向不同的第二方向上与第三像素区相邻。第一像素区可以在与第一方向相反的第三方向上与第四像素区相邻。第一像素区可以在与第二方向相反的第四方向上与第五像素区相邻。
41.显示装置可以进一步包括以下元件：第二像素分隔层，位于第二开口中；第三像素分隔层，位于第三开口中；以及第四像素分隔层，位于第四开口中。第一像素分隔层、第二像素分隔层、第三像素分隔层和第四像素分隔层可以彼此连接并且可以由第二材料形成。
42.实施例可以涉及显示装置。显示装置可以包括以下元件：基板，包括布置在第一方向上的多个像素区；多个像素晶体管组，分别布置在多个像素区上；第一绝缘层，由无机材料形成、布置在基板上并且具有围绕多个像素晶体管组中的每一个的开口图案；像素分隔层，由有机材料形成并且位于开口图案中；第一导电线，布置在第一绝缘层上、在第一方向上延伸并且与像素分隔层至少部分地重叠；第二绝缘层，布置在第一导电线上；以及第二导电线，布置在第二绝缘层上、在第一方向上延伸并且与像素分隔层和第一导电线中的每一个至少部分地重叠。
43.在显示装置的平面图中，像素分隔层可以具有网格结构。
44.显示装置可以进一步包括以下元件：多个第一接触插塞，分别布置在多个像素区上并且将第二导电线电连接到第一导电线；多个导电构件，分别布置在多个像素区上并且布置在基板与第一导电线之间；以及多个第二接触插塞，分别布置在多个像素区上并且将第一导电线电连接到多个导电构件。
45.显示装置可以进一步包括以下元件：多个第三接触插塞，分别布置在多个像素区上并且将第二导电线电连接到第一导电线；多个半导体构件，分别布置在多个像素区上并且在基板与第一导电线之间；以及多个第四接触插塞，分别布置在多个像素区上并且将第一导电线电连接到多个半导体构件。
46.第一导电线可以电连接到第二导电线。同一信号可以被施加到第一导电线和第二导电线。
47.第一导电线可以与第二导电线电隔离。第一信号可以被施加到第一导电线。与第一信号不同的第二信号可以被施加到第二导电线。
附图说明
48.图1是根据实施例的显示装置的示意性平面图。
49.图2是根据实施例的图1的显示装置的示意性侧视图。
50.图3是根据实施例的在图1的显示装置中包括的像素的等效电路图。
51.图4是示出根据实施例的在图1的显示装置中包括的像素电路中的晶体管、电容器等的位置的示意性布局图。
52.图5、图6、图7、图8、图9和图10是示出根据一个或多个实施例的图4中所示的晶体管、电容器等的在不同层中的部件的示意性布局图。
53.图11是根据实施例的在显示装置中包括的绝缘层的示意性平面图。
54.图12是根据实施例的在显示装置中包括的像素分隔层的示意性平面图。
55.图13是根据实施例的沿着图4的线i-i’、ii-ii’和iii-iii’截取的显示装置的示意性截面图。
56.图14是根据实施例的沿着图4的线i-i’、iv-iv’和v-v’截取的显示装置的示意性截面图。
57.图15是根据实施例的沿着图4的线vi-vi’和vii-vii’截取的显示装置的示意性截面图。
58.图16是根据实施例的沿着图4的线vi-vi’和vii-vii’截取的显示装置的示意性截面图。
59.图17是示出根据实施例的在图1的显示装置中包括的像素电路中的晶体管、电容器等的位置的示意性布局图。
60.图18、图19、图20、图21、图22、图23和图24是示出根据一个或多个实施例的图17中所示的晶体管、电容器等的在不同层中的部件的示意性布局图。
61.图25是根据实施例的沿着图17的线viii-viii’、ix-ix’和x-x’截取的显示装置的示意性截面图。
62.图26是根据实施例的在图1的显示装置中包括的像素的等效电路图。
63.图27是示出根据实施例的在图1的显示装置中包括的像素电路中的晶体管、电容器等的位置的示意性布局图。
64.图28、图29、图30、图31、图32和图33是示出根据实施例的图27中所示的晶体管、电容器等的在不同层中的部件的示意性布局图。
具体实施方式
65.参照附图描述了实施例的示例，其中相同的附图标记可以指代相同的元件。
66.尽管术语“第一”、“第二”等可以用于描述各种部件/元件/特征，但这些部件/元件/特征不应受这些术语的限制。这些术语用于将一个部件/元件/特征与另一部件/元件/
特征区分开。第一元件可以被称为第二元件，而不脱离一个或多个实施例的教导。将元件描述为“第一”元件可不需要或暗示第二元件或其它元件的存在。术语“第一”、“第二”等可以用于区分不同类别或组的元件。为了简洁起见，术语“第一”、“第二”等可以分别表示“第一类别(或第一组)”、“第二类别(或第二组)”等。
67.单数表达“一”和“该(所述)”也可以包括复数形式，除非上下文清楚地另外指出。
68.术语“包括”和/或“包含”可以指明所述特征或部件的存在，但是可以不排除存在或增加一个或多个其它特征或部件。
69.当第一元件被称为形成“在”第二元件“上”或者“连接到”第二元件时，该第一元件可以直接或间接地在该第二元件上或者直接或间接地连接到该第二元件。在第一元件与第二元件之间可以存在零个或多个居间元件。
70.为了便于解释，附图中的元件的尺寸可以被夸大。
71.当某个实施例可以不同地实施时，特定的工艺顺序可以与所描述的顺序不同地被执行。例如，两个连续描述的工艺可以基本上同时被执行或者以与所描述的顺序相反的顺序被执行。
72.x轴、y轴和z轴可以彼此垂直或者可以不彼此垂直。
73.术语“连接”可以指“电连接”。术语“连接到”可以指“电连接到”或者“不通过居间元件被电连接”。术语“绝缘”可以指“电绝缘”或“电隔离”。术语“导电”可以指“电传导”。术语“驱动”可以指“操作”或“控制”。术语“包括”可以指“由
……
制成/由
……
形成”。术语“邻近”可以指“紧接”。术语“图案”可以指“构件”。术语“像素晶体管组”可以指像素(像素的一部分)和/或像素电路(像素电路的一部分)的一个或多个晶体管。元件在特定方向上延伸的表达可以指元件的纵向方向在该特定方向上和/或元件在该特定方向上纵向地延伸。表达“彼此一体地形成”可以指“由相同的材料形成并且彼此直接连接”。表达“在”(显示装置的)“第一像素区/第二像素区中”可以指“在”(基板的)“第一像素区/第二像素区上”。项(例如，材料)的列表可以指所列项中的至少一个。表达“与
……
相对应”可以指“是”、“表示”、“用作”和/或“等同于”。
74.图1是根据实施例的显示装置的示意性平面图，并且图2是根据实施例的图1的显示装置的示意性侧视图。如图2中所示，显示装置具有连接在两个平坦部分之间的弯折部分。图1示出了处于平坦/未弯折状态的弯折部分。
75.如图1和图2中所示，显示装置可以包括显示面板10。例如，显示装置可以包括智能电话、平板电脑、膝上型电脑、电视或广告牌，可以是智能电话、平板电脑、膝上型电脑、电视或广告牌或者可以被包括在智能电话、平板电脑、膝上型电脑、电视或广告牌中。
76.显示面板10可以包括显示区da和显示区da外部的外围区pa。显示区da被配置为显示图像，并且多个像素px可以布置在显示区da中。当在与显示面板10垂直的方向上观看时，显示区da可以具有包括圆形形状、椭圆形形状、多边形形状、其它预定图形形状等的各种形状中的一种或多种。图1示出了显示区da具有带有圆弧边缘的大体矩形形状。外围区pa可以位于显示区da外部。
77.显示面板10可以包括基板100(参见图13)。基板100可以具有对应的显示区da和对应的外围区pa。在显示面板10中包括的各种部件可以位于基板100上。基板100可以包括玻璃、金属或聚合物树脂。显示面板10可以在弯折区域br中被弯折，并且基板100可以是柔性
的或可弯折的。基板100可以包括诸如聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯或醋酸丙酸纤维素的聚合物树脂。基板100可以具有包括以下元件的多层结构：包括聚合物树脂的两个层；以及在这两个层之间的阻挡层，阻挡层包括无机材料(诸如氧化硅、氮化硅或氮氧化硅)。
78.多个像素px可以位于显示区da中。像素px中的每一个可以包括诸如有机发光二极管的显示元件。像素px可以发射例如红光、绿光、蓝光或白光。
79.显示面板10包括主区域mr、子区域sr以及连接在主区域mr与子区域sr之间的弯折区域br。如图2中所示，显示面板10可以在弯折区域br中被弯折，使得当在-z方向上观看时，子区域sr中的至少一部分可以被主区域mr隐藏。显示装置可以不被弯折。子区域sr可以是非显示区。因为显示面板10在弯折区域br中被弯折，所以当在-z方向上观看显示装置时，显示装置的非显示区可以是不可见的。即使当显示装置的非显示区是可见的时，也可以最小化可见的非显示区的面积。
80.驱动芯片20可以布置在显示面板10的子区域sr中。驱动芯片20可以包括被配置为驱动显示面板10的集成电路。集成电路可以包括被配置为产生数据信号的数据驱动集成电路。
81.驱动芯片20可以被安装在显示面板10的子区域sr中。驱动芯片20可以被安装在与显示区da的显示表面相同的表面上。因为显示面板10在弯折区域br中被弯折，所以驱动芯片20可以位于主区域mr的后表面上。
82.印刷电路板30等可以耦接到显示面板10的子区域sr的末端。印刷电路板30等可以通过基板100上的焊盘(未示出)电连接到驱动芯片20等。
83.有机发光显示装置被描述为显示装置的示例。显示装置包括/是无机发光显示装置、无机电致发光(el)显示装置或量子点发光显示装置。显示装置中的显示元件的发射层可以包括有机材料或无机材料。显示装置可以包括发射层以及位于从发射层发射的光的路径上的量子点。
84.图3是在图1的显示装置中包括的像素的等效电路图。
85.参照图3，一个像素px可以包括像素电路pc以及电连接到像素电路pc的有机发光二极管oled。
86.像素电路pc可以包括第一晶体管t1至第七晶体管t7以及存储电容器cst。像素晶体管组可以指像素px的第一晶体管t1至第七晶体管t7中的一个或多个。第一晶体管t1至第七晶体管t7以及存储电容器cst可以连接到分别被配置为传输第一扫描信号至第三扫描信号sn、sn-1和sn 1的第一扫描线至第三扫描线sl、sl-1和sl 1、被配置为传输数据电压dm的数据线dl、被配置为传输发射控制信号en的发射控制线el、被配置为传输第一驱动电压elvdd的驱动电压线pl、被配置为传输初始化电压vint的初始化电压线vl以及施加有第二驱动电压elvss的公共电极。
87.第一晶体管t1可以是驱动晶体管(其漏电流的大小根据栅-源电压被确定)，并且第二晶体管t2至第七晶体管t7可以是根据栅-源电压(实际上是栅电压)被导通/截止的开关晶体管。第一晶体管t1至第七晶体管t7可以包括薄膜晶体管。
88.第一晶体管t1可以被称为驱动晶体管，第二晶体管t2可以被称为扫描晶体管，第三晶体管t3可以被称为补偿晶体管，第四晶体管t4可以被称为栅初始化晶体管，第五晶体
管t5可以被称为第一发射控制晶体管，第六晶体管t6可以被称为第二发射控制晶体管，并且第七晶体管t7可以被称为阳极初始化晶体管。
89.存储电容器cst可以连接在驱动电压线pl与驱动晶体管t1的栅极之间。存储电容器cst可以具有连接到驱动电压线pl的上电极ce2以及连接到驱动晶体管t1的栅极的下电极ce1。
90.驱动晶体管t1可以根据栅-源电压来控制从驱动电压线pl流到有机发光二极管oled的驱动电流i
oled
的大小。驱动晶体管t1可以具有连接到存储电容器cst的下电极ce1的栅极、通过第一发射控制晶体管t5连接到驱动电压线pl的源极以及通过第二发射控制晶体管t6连接到有机发光二极管oled的漏极。
91.驱动晶体管t1可以根据栅-源电压将驱动电流i
oled
输出到有机发光二极管oled。驱动电流i
oled
的大小可以基于驱动晶体管t1的栅-源电压与阈值电压之间的差被确定。有机发光二极管oled可以接收来自驱动晶体管t1的驱动电流i
oled
，并且以与驱动电流i
oled
的大小相对应的亮度来发光。
92.扫描晶体管t2可以响应于第一扫描信号sn将数据电压dm传输到驱动晶体管t1的源极。扫描晶体管t2可以具有连接到第一扫描线sl的栅极、连接到数据线dl的源极以及连接到驱动晶体管t1的源极的漏极。
93.补偿晶体管t3可以串联连接在驱动晶体管t1的漏极与栅极之间，并且可以响应于第一扫描信号sn将驱动晶体管t1的漏极和栅极连接。补偿晶体管t3可以具有连接到第一扫描线sl的栅极、连接到驱动晶体管t1的漏极的源极以及连接到驱动晶体管t1的栅极的漏极。图3示出了补偿晶体管t3包括一个晶体管。如图4中所示，补偿晶体管t3可以包括彼此串联连接的两个晶体管。
94.栅初始化晶体管t4可以响应于第二扫描信号sn-1将初始化电压vint施加到驱动晶体管t1的栅极。栅初始化晶体管t4可以具有连接到第二扫描线sl-1的栅极、连接到驱动晶体管t1的栅极的源极以及连接到初始化电压线vl的漏极。图3示出了栅初始化晶体管t4包括一个晶体管。如图4中所示，栅初始化晶体管t4可以包括彼此串联连接的两个晶体管。
95.阳极初始化晶体管t7可以响应于第三扫描信号sn 1将初始化电压vint施加到有机发光二极管oled的阳极。阳极初始化晶体管t7可以具有连接到第三扫描线sl 1的栅极、连接到有机发光二极管oled的阳极的源极以及连接到初始化电压线vl的漏极。
96.第一发射控制晶体管t5可以响应于发射控制信号en将驱动电压线pl与驱动晶体管t1的源极连接。第一发射控制晶体管t5可以具有连接到发射控制线el的栅极、连接到驱动电压线pl的源极以及连接到驱动晶体管t1的源极的漏极。
97.第二发射控制晶体管t6可以响应于发射控制信号en将驱动晶体管t1的漏极与有机发光二极管oled的阳极连接。第二发射控制晶体管t6可以具有连接到发射控制线el的栅极、连接到驱动晶体管t1的漏极的源极以及连接到有机发光二极管oled的阳极的漏极。
98.第二扫描信号sn-1可以与前一行的第一扫描信号sn基本上同步。第三扫描信号sn 1可以与第一扫描信号sn基本上同步。作为另一示例，第三扫描信号sn 1可以与下一行的第一扫描信号sn基本上同步。
99.第一晶体管t1至第七晶体管t7可以包括包含硅的半导体层。第一晶体管t1至第七晶体管t7可以包括包含低温多晶硅(ltps)的半导体层。多晶硅材料可以具有高电子迁移率
(100cm2/vs或更高)，并且因此，可以具有低功耗和高可靠性。
100.第一晶体管t1至第七晶体管t7的半导体层可以包括in、ga、sn、zr、v、hf、cd、ge、cr、ti、al、cs、ce和zn中的至少一种的氧化物。半导体层可以包括insnzno(itzo)半导体层、ingazno(igzo)半导体层等中的至少一种。
101.第一晶体管t1至第七晶体管t7的半导体层中的一些可以包括ltps，并且半导体层中的其它半导体层可以包括氧化物半导体(igzo等)。
102.第一晶体管t1至第七晶体管t7可以是p型金属氧化物半导体场效应晶体管(mosfet)。
103.当接收到高电平的发射控制信号en时，第一发射控制晶体管t5和第二发射控制晶体管t6可以被截止，驱动晶体管t1可以停止输出驱动电流i
oled
，并且有机发光二极管oled可以停止发光。
104.此后，在接收到低电平的第二扫描信号sn-1的栅初始化时段期间，栅初始化晶体管t4可以被导通，并且初始化电压vint可以被施加到驱动晶体管t1的栅极(即，存储电容器cst的下电极ce1)。第一驱动电压elvdd与初始化电压vint之间的差elvdd-vint可以存储在存储电容器cst中。
105.此后，在接收到低电平的第一扫描信号sn的数据写入时段期间，扫描晶体管t2和补偿晶体管t3可以被导通，并且驱动晶体管t1的源极可以接收数据电压dm。驱动晶体管t1可以通过补偿晶体管t3二极管连接并且可以正向偏置。驱动晶体管t1的栅电压可以在初始化电压vint处升高。当驱动晶体管t1的栅电压变得等于通过从数据电压dm中减去驱动晶体管t1的阈值电压vth而获得的数据补偿电压dm-|vth|时，驱动晶体管t1可以被截止，并且驱动晶体管t1的栅电压可以停止升高。因此，第一驱动电压elvdd与数据补偿电压dm-|vth|之间的差elvdd-dm |vth|可以存储在存储电容器cst中。
106.在接收到低电平的第三扫描信号sn 1的阳极初始化时段期间，阳极初始化晶体管t7可以被导通，并且初始化电压vint可以被施加到有机发光二极管oled的阳极。通过借助于将初始化电压vint施加到有机发光二极管oled的阳极来完全停止有机发光二极管oled的发射，像素px在下一帧中可以接收与黑色灰度相对应的数据电压dm，并且同时，有机发光二极管oled的微小发射可以被消除。
107.第一扫描信号sn和第三扫描信号sn 1可以彼此基本上同步，并且数据写入时段和阳极初始化时段可以是同一时段。
108.此后，当接收到低电平的发射控制信号en时，第一发射控制晶体管t5和第二发射控制晶体管t6可以被导通，驱动晶体管t1可以输出与存储在存储电容器cst中的电压(即，通过从驱动晶体管t1的源-栅电压elvdd-dm |vth|中减去驱动晶体管t1的阈值电压vth而获得的电压elvdd-dm)相对应的驱动电流i
oled
，并且有机发光二极管oled可以以与驱动电流i
oled
的大小相对应的亮度来发光。
109.像素电路pc可以包括七个晶体管和一个存储电容器。像素电路pc可以包括两个或更多个晶体管和/或两个或更多个存储电容器。像素电路pc可以包括两个晶体管和一个存储电容器。
110.图4是示出在图1的显示装置中包括的像素电路中的晶体管、电容器等的位置的示意性布局图。图5至图10是示出图4中所示的晶体管、电容器等的在不同层中的部件的示意
性布局图。
111.参照图4和图13，显示装置和/或基板100可以包括多个像素区pxar。显示装置的显示区da(参见图1)可以包括分别与像素区pxar相对应的区。
112.多个像素区pxar可以布置在第一方向(例如，
±
x方向)和第二方向(例如，
±
y方向)上。图4示出了像素区pxar当中的第一像素区pxar1、第二像素区pxar2、第三像素区pxar3和第四像素区pxar4。第一像素区pxar1和第二像素区pxar2可以在第一方向上彼此邻近，第一像素区pxar1和第三像素区pxar3可以在第二方向上彼此邻近，第二像素区pxar2和第四像素区pxar4可以在第二方向上彼此邻近，并且第三像素区pxar3和第四像素区pxar4可以在第一方向上彼此邻近。
113.像素电路pc(参见图3)可以布置于在第二方向上彼此邻近的两个像素区pxar中。例如，第一像素电路pc1可以布置在第一像素区pxar1和第三像素区pxar3中，并且第二像素电路pc2可以布置在第二像素区pxar2和第四像素区pxar4中。
114.图4示出了第一像素电路pc1和第二像素电路pc2具有相同的结构。第一像素电路pc1和第二像素电路pc2可以基于第一像素区pxar1与第二像素区pxar2的/之间的边界彼此基本上对称。
115.第一像素电路pc1和第二像素电路pc2中的每一个可以包括驱动晶体管t1、扫描晶体管t2、补偿晶体管t3、栅初始化晶体管t4、第一发射控制晶体管t5、第二发射控制晶体管t6和阳极初始化晶体管t7。补偿晶体管t3可以包括彼此串联连接的第一补偿晶体管t3a和第二补偿晶体管t3b。栅初始化晶体管t4可以包括彼此串联连接的第一栅初始化晶体管t4a和第二栅初始化晶体管t4b。
116.驱动晶体管t1、扫描晶体管t2、补偿晶体管t3、栅初始化晶体管t4、第一发射控制晶体管t5、第二发射控制晶体管t6和阳极初始化晶体管t7可以分布在两个不同的像素区pxar中。第一像素电路pc1的驱动晶体管t1、扫描晶体管t2、补偿晶体管t3、栅初始化晶体管t4、第一发射控制晶体管t5和第二发射控制晶体管t6可以布置在第一像素区pxar1中，并且第一像素电路pc1的阳极初始化晶体管t7可以布置在第三像素区pxar3中。
117.图4示出了第一像素电路pc1的阳极初始化晶体管t7布置在位于第一像素区pxar1之后的行中的第三像素区pxar3中。第一像素电路pc1的阳极初始化晶体管t7可以布置在位于第一像素区pxar1之前的行中的像素区pxar中。
118.显示装置可以包括在第一方向上延伸并且连接到第一像素电路pc1和第二像素电路pc2的第一导电线至第七导电线1410、1420、1430、1440、1450、1460和1470以及第八导电线至第十四导电线1510、1520、1530、1540、1550、1560和1570。
119.第一导电线1410和第八导电线1510可以彼此至少部分地重叠。第一导电线1410和第八导电线1510可以经由至少一个接触插塞彼此连接，并且因此，同一信号可以被施加到第一导电线1410和第八导电线1510。
120.参照图11和图12，包括无机材料的第一绝缘层il1可以具有开口op，并且包括有机材料的像素分隔层psl可以布置在开口op中。第一绝缘层il1的开口op可以与像素区pxar之间的边界相对应，并且像素分隔层psl可以布置在像素区pxar之间的边界上。第一导电线1410和第八导电线1510可以在第一方向上延伸并且可以与像素区pxar重叠。第一导电线1410和第八导电线1510可以与像素分隔层psl至少部分地重叠。
121.与第一导电线1410和第八导电线1510相关的描述可以类似地应用于第二导电线1420和第九导电线1520、第三导电线1430和第十导电线1530、第四导电线1440和第十一导电线1540、第五导电线1450和第十二导电线1550、第六导电线1460和第十三导电线1560以及第七导电线1470和第十四导电线1570。
122.图4示出了显示装置包括第一导电线1410至第七导电线1470以及第八导电线1510至第十四导电线1570。第一导电线1410至第七导电线1470以及第八导电线1510至第十四导电线1570中的至少一条可以是可选的。例如，第一导电线1410和第八导电线1510中的一条可以是可选的。第二导电线1420和第九导电线1520中的一条可以是可选的。第三导电线1430和第十导电线1530中的一条可以是可选的。第四导电线1440和第十一导电线1540中的一条可以是可选的。第五导电线1450和第十二导电线1550中的一条可以是可选的。第六导电线1460和第十三导电线1560中的一条可以是可选的。第七导电线1470和第十四导电线1570中的一条可以是可选的。
123.参照图5至图16描述图4中所示的晶体管、电容器等的部件以及相关联的层。
124.图5中所示的半导体层1100可以布置在基板100上。半导体层1100可以包括硅半导体。半导体层1100可以包括非晶硅或多晶硅。半导体层1100可以包括在低温下结晶的多晶硅。离子可以被注入到半导体层1100的至少一部分中。
125.半导体层1100可以包括多个半导体图案。半导体图案可以彼此间隔开。例如，如图5中所示，第一半导体图案1110可以布置在第一像素区pxar1中/上，第二半导体图案1120可以布置在第二像素区pxar2中/上，第三半导体图案1130可以布置在第三像素区pxar3中/上，并且第四半导体图案1140可以布置在第四像素区pxar4中/上。第一半导体图案1110至第四半导体图案1140可以彼此间隔开。
126.在第二方向上彼此邻近的半导体图案可以通过图8的第一桥1485彼此连接。第一半导体图案1110可以通过第一桥1485连接到第三半导体图案1130，并且第二半导体图案1120可以通过第一桥1485连接到第四半导体图案1140。
127.图6的第一导电层1200可以布置在半导体层1100上。第一导电层1200可以包括mo、al、cu、ti等中的至少一种，并且可以包括单个层或多个层。第一导电层1200可以包括单个mo层。
128.第一导电层1200可以包括多个导电图案。第一导电层1200的导电图案可以彼此间隔开。
129.第一导电层1200可以包括第一栅电极1211、第二栅电极1213、第三栅电极1215、第四栅电极1217、第五栅电极1221、第六栅电极1223、第七栅电极1225、第八栅电极1227、第九栅电极1231和第十栅电极1241。第一栅电极1211、第二栅电极1213、第三栅电极1215和第四栅电极1217可以布置在第一像素区pxar1中，第五栅电极1221、第六栅电极1223、第七栅电极1225和第八栅电极1227可以布置在第二像素区pxar2中，第九栅电极1231可以布置在第三像素区pxar3中，并且第十栅电极1241可以布置在第四像素区pxar4中。
130.第一栅电极1211和第五栅电极1221可以与图3的第二扫描线sl-1相对应，第二栅电极1213和第六栅电极1223可以与图3的第一扫描线sl相对应，第四栅电极1217和第八栅电极1227可以与图3的发射控制线el相对应，并且第九栅电极1231和第十栅电极1241可以与第三扫描线sl 1相对应。
131.第一栅电极1211和第五栅电极1221的一部分可以与半导体层1100重叠，并且可以与栅初始化晶体管t4的栅极相对应。第二栅电极1213和第六栅电极1223的一部分可以与半导体层1100重叠，并且可以与扫描晶体管t2的栅极和补偿晶体管t3的栅极相对应。第三栅电极1215和第七栅电极1225的一部分可以与半导体层1100重叠，并且可以与驱动晶体管t1的栅极相对应。第四栅电极1217和第八栅电极1227的一部分可以与半导体层1100重叠，并且可以与第一发射控制晶体管t5的栅极和第二发射控制晶体管t6的栅极相对应。第九栅电极1231和第十栅电极1241的一部分可以与半导体层1100重叠，并且可以与阳极初始化晶体管t7的栅极相对应。
132.在第一方向上彼此邻近的一个或多个导电图案可以通过图8的导电线彼此连接。第一栅电极1211和第五栅电极1221可以通过第一导电线1410彼此连接，第二栅电极1213和第六栅电极1223可以通过第三导电线1430彼此连接，第四栅电极1217和第八栅电极1227可以通过第四导电线1440彼此连接，并且第九栅电极1231和第十栅电极1241可以通过第六导电线1460彼此连接。
133.图7的第二导电层1300可以布置在第一导电层1200上。第二导电层1300可以包括mo、al、cu、ti等中的至少一种，并且可以包括单个层或多个层。第二导电层1300可以包括单个mo层。
134.第二导电层1300可以包括多个导电图案。第二导电层1300的导电图案可以彼此间隔开。第二导电层1300可以包括布置在第一像素区pxar1中的第一电极1310以及布置在第二像素区pxar2中的第二电极1320。第一电极1310和第二电极1320可以彼此间隔开。
135.第一电极1310可以与图6的第三栅电极1215至少部分地重叠，并且第二电极1320可以与图6的第七栅电极1225至少部分地重叠。第一电极1310和第二电极1320可以与图3的存储电容器cst的上电极ce2相对应，并且第三栅电极1215和第七栅电极1225可以与图3的存储电容器cst的下电极ce1相对应。第一电极1310和第三栅电极1215可以形成电容器，并且第二电极1320和第七栅电极1225可以形成电容器。
136.开口1310op和1320op可以分别形成在第一电极1310和第二电极1320中。驱动晶体管t1的栅极和补偿晶体管t3的漏极可以使用第一电极1310和第二电极1320的开口1310op和1320op彼此连接。
137.在第一方向上彼此邻近的一个或多个导电图案可以通过图8的第二桥1482彼此连接。第一电极1310可以通过第二桥1482连接到第二电极1320。
138.图8的第三导电层1400可以布置在第二导电层1300上。第三导电层1400可以包括包含mo、al、cu、ti等中的至少一种的导电材料，并且可以包括多个层或单个层。第三导电层1400可以具有ti-al-ti的多层结构。
139.第三导电层1400可以包括多条导电线。第三导电层1400的导电线中的每一条可以在第一方向上延伸，并且可以连接到布置在同一行中的像素电路pc。第三导电层1400的导电线中的一些可以连接到半导体层1100，并且其它导电线可以连接到第一导电层1200。
140.第三导电层1400可以包括第一导电线1410至第七导电线1470。第一导电线1410可以通过第1-1接触插塞1410ca连接到第一栅电极1211，并且通过第1-2接触插塞1410cb连接到第五栅电极1221。第二导电线1420可以通过第2-1接触插塞1420ca连接到第一半导体图案1110(例如，栅初始化晶体管t4的漏极)，并且通过第2-2接触插塞1420cb连接到第二半导
体图案1120(例如，栅初始化晶体管t4的漏极)。第三导电线1430可以通过第3-1接触插塞1430ca连接到第二栅电极1213，并且通过第3-2接触插塞1430cb连接到第六栅电极1223。第四导电线1440可以通过第4-1接触插塞1440ca连接到第四栅电极1217，并且通过第4-2接触插塞1440cb连接到第八栅电极1227。第五导电线1450可以通过第5-1接触插塞1450ca连接到第一半导体图案1110(例如，第一发射控制晶体管t5的源极)，并且通过第5-2接触插塞1450cb连接到第二半导体图案1120(例如，第一发射控制晶体管t5的源极)。第六导电线1460可以通过第6-1接触插塞1460ca连接到第九栅电极1231，并且通过第6-2接触插塞1460cb连接到第十栅电极1241。第七导电线1470可以通过第7-1接触插塞1470ca连接到第三半导体图案1130(例如，阳极初始化晶体管t7的漏极)，并且通过第7-2接触插塞1470cb连接到第四半导体图案1140(例如，阳极初始化晶体管t7的漏极)。
141.第一导电线1410可以与图3的第二扫描线sl-1相对应，第二导电线1420和第七导电线1470可以与图3的初始化电压线vl相对应，第三导电线1430可以与图3的第一扫描线sl相对应，第四导电线1440可以与图3的发射控制线el相对应，第五导电线1450可以与图3的驱动电压线pl相对应，并且第六导电线1460可以与图3的第三扫描线sl 1相对应。
142.第三导电层1400可以包括多个导电图案。第三导电层1400的导电图案可以彼此间隔开。第三导电层1400可以包括第一连接电极1480、第二连接电极1481、第三连接电极1483、第四连接电极1484、第一桥1485和第二桥1482。第一连接电极1480、第二连接电极1481、第三连接电极1483和第四连接电极1484可以布置在每一个像素区pxar中。第一桥1485可以布置在每一对紧邻的像素行(或像素区行)中，并且第二桥1482可以布置在每一对紧邻的像素列(或像素区列)中。
143.第三导电层1400的导电图案中的一些可以连接到半导体层1100，另一些导电图案可以连接到第一导电层1200，并且其它一些导电图案可以连接到第二导电层1300。
144.第一连接电极1480可以通过第八接触插塞1480c连接到半导体层1100(例如，扫描晶体管t2的源极)。第二连接电极1481可以通过第9-1接触插塞1481ca连接到第一导电层1200(例如，第三栅电极1215或第七栅电极1225)，并且通过第9-2接触插塞1481cb连接到半导体层1100(例如，补偿晶体管t3的漏极)。第三连接电极1483可以通过第十接触插塞1483c连接到第二导电层1300(例如，第一电极1310或第二电极1320)。第四连接电极1484可以通过第十一接触插塞1484c连接到半导体层1100(例如，第二发射控制晶体管t6的漏极)。
145.第一桥1485可以通过第12-1接触插塞1485ca和第12-2接触插塞1485cb连接到在第二方向上彼此邻近的半导体图案。在第二方向上彼此邻近的半导体图案可以通过第一桥1485彼此连接。
146.第二桥1482可以通过第13-1接触插塞1482ca和第13-2接触插塞1482cb连接到在第一方向上彼此邻近的半导体图案。在第一方向上彼此邻近的半导体图案可以通过第二桥1482彼此连接。
147.图9的第四导电层1500可以布置在第三导电层1400上。第四导电层1500可以包括包含mo、al、cu、ti等中的至少一种的导电材料，并且可以包括多个层或单个层。第四导电层1500可以具有ti-al-ti的多层结构。
148.第四导电层1500可以包括多条导电线。第四导电层1500的导电线中的每一条可以在第一方向上延伸，并且可以连接到布置在同一行中的像素电路pc。第四导电层1500的导
电线可以与第三导电层1400的导电线至少部分地重叠，并且可以连接到第三导电层1400的导电线。
149.第四导电层1500可以包括第八导电线1510至第十四导电线1570。第八导电线1510可以与第一导电线1410至少部分地重叠，并且可以通过第14-1接触插塞1510ca和第14-2接触插塞1510cb连接到第一导电线1410。第九导电线1520可以与第二导电线1420至少部分地重叠，并且可以通过第15-1接触插塞1520ca和第15-2接触插塞1520cb连接到第二导电线1420。第十导电线1530可以与第三导电线1430至少部分地重叠，并且可以通过第16-1接触插塞1530ca和第16-2接触插塞1530cb连接到第三导电线1430。第十一导电线1540可以与第四导电线1440至少部分地重叠，并且可以通过第17-1接触插塞1540ca和第17-2接触插塞1540cb连接到第四导电线1440。第十二导电线1550可以与第五导电线1450至少部分地重叠，并且可以通过第18-1接触插塞1550ca和第18-2接触插塞1550cb连接到第五导电线1450。第十三导电线1560可以与第六导电线1460至少部分地重叠，并且可以通过第19-1接触插塞1560ca和第19-2接触插塞1560cb连接到第六导电线1460。第十四导电线1570可以与第七导电线1470至少部分地重叠，并且可以通过第20-1接触插塞1570ca和第20-2接触插塞1570cb连接到第七导电线1470。
150.第八导电线1510可以与图3的第二扫描线sl-1相对应，第九导电线1520和第十四导电线1570可以与图3的初始化电压线vl相对应，第十导电线1530可以与图3的第一扫描线sl相对应，第十一导电线1540可以与图3的发射控制线el相对应，第十二导电线1550可以与图3的驱动电压线pl相对应，并且第十三导电线1560可以与图3的第三扫描线sl 1相对应。
151.第四导电层1500可以包括多个导电图案。第四导电层1500的导电图案可以彼此间隔开。第四导电层1500的导电图案可以连接到第三导电层1400的导电图案。
152.第四导电层1500可以包括第五连接电极1580、第六连接电极1581和第七连接电极1582。第五连接电极1580、第六连接电极1581和第七连接电极1582可以布置在每一个像素区pxar中。
153.第五连接电极1580可以通过第二十一接触插塞1580c连接到第一连接电极1480。第六连接电极1581可以通过第二十二接触插塞1581c连接到第三连接电极1483。第七连接电极1582可以通过第二十三接触插塞1582c连接到第四连接电极1484。
154.图10的第五导电层1600可以布置在第四导电层1500上。第五导电层1600可以包括包含mo、al、cu、ti等中的至少一种的导电材料，并且可以包括多个层或单个层。第五导电层1600可以具有ti-al-ti的多层结构。
155.第五导电层1600可以包括多条导电线。第五导电层1600的导电线中的每一条可以在第二方向上延伸，并且可以连接到布置在同一列中的像素电路pc。第五导电层1600的导电线可以连接到第四导电层1500。
156.第五导电层1600可以包括第十五导电线1610和第十六导电线1620。第十五导电线1610可以通过第二十四接触插塞1610c连接到第五连接电极1580。第十六导电线1620可以通过第25-1接触插塞1620ca连接到第六连接电极1581，并且通过第25-2接触插塞1620cb连接到第十二导电线1550。
157.第十五导电线1610可以与图3的数据线dl相对应，并且第十六导电线1620可以与图3的驱动电压线pl相对应。驱动电压线pl可以具有包括第五导电线1450、第十二导电线
1550和第十六导电线1620的网格结构。
158.第五导电层1600可以包括多个导电图案。第五导电层1600的导电图案可以彼此间隔开。第五导电层1600的导电图案可以连接到第四导电层1500的导电图案。
159.第五导电层1600可以包括第八连接电极1630。第八连接电极1630可以布置在每一个像素区pxar中。第八连接电极1630可以通过第二十六接触插塞1630c连接到第七连接电极1582。第八连接电极1630可以连接到显示元件的阳极(或像素电极)，并且因此，显示元件可以通过第四连接电极1484、第七连接电极1582和第八连接电极1630连接到半导体层1100(例如，第二发射控制晶体管t6的漏极)。
160.图11是根据实施例的在显示装置中包括的并且遍及多个像素布置的绝缘层的示意性平面图。
161.第一绝缘层il1可以包括无机材料并且可以具有开口op。第一绝缘层il1的开口op可以与像素区pxar之间的边界相对应。在显示装置的平面图中，第一绝缘层il1的开口op可以具有网格结构(或网状结构)。
162.第一开口op1可以与第一像素区pxar1和在 x方向上与第一像素区pxar1邻近的第二像素区pxar2之间的边界相对应，第二开口op2可以与第一像素区pxar1和在-y方向上与第一像素区pxar1邻近的第三像素区pxar3之间的边界相对应，第三开口op3可以与第一像素区pxar1和在-x方向上与第一像素区pxar1邻近的第五像素区pxar5之间的边界相对应，并且第四开口op4可以与第一像素区pxar1和在 y方向上与第一像素区pxar1邻近的第六像素区pxar6之间的边界相对应。
163.图11示出了第一开口至第四开口op1、op2、op3和op4中的每一个的长度与两个像素区pxar之间的对应边界的长度基本上相同。第一开口至第四开口op1、op2、op3和op4中的至少一个可以包括由第一绝缘层il1的一个或多个部分隔开的子开口。子开口的长度之和可以小于两个像素区pxar之间的对应边界的长度。
164.当冲击/碰撞被施加到显示装置时，在显示装置中的包括无机材料的绝缘层中可能出现裂纹。在一个像素区pxar中出现的裂纹可能沿着绝缘层生长并且可能延伸到邻近的像素区pxar。因此，如果不实施开口op，则在多个像素px中可能出现缺陷。
165.因为显示装置的第一绝缘层il1具有与像素区pxar之间的边界相对应的开口op，所以可以防止或最小化裂纹的生长。
166.例如，由于冲击/碰撞，在第一像素区pxar1中的第一绝缘层il1的一部分中可能出现裂纹。裂纹可能朝向第二像素区pxar2生长直到它们到达第一开口op1并且可以不生长到第二像素区pxar2中。裂纹可能朝向第三像素区pxar3生长直到它们到达第二开口op2并且可以不生长到第三像素区pxar3中。根据本公开的显示装置，有利地，可以有效地防止或最小化缺陷。
167.图12是根据实施例的在显示装置中包括的并且遍及多个像素布置的像素分隔层的示意性平面图。
168.参照图12，像素分隔层psl可以布置在第一绝缘层il1的开口op中。因为像素分隔层psl布置在开口op中，所以可以去除或最小化由于开口op而产生的高度差。
169.第一绝缘层il1的材料可以不同于像素分隔层psl的材料。第一绝缘层il1可以包括无机材料，并且像素分隔层psl可以包括有机材料。因为像素分隔层psl包括有机材料，所
以可以基本上防止在第一绝缘层il1的无机材料中出现的裂纹生长到邻近的像素区pxar中。
170.像素分隔层psl可以与像素区pxar之间的边界相对应。在显示装置的平面图中，像素分隔层psl可以具有网格结构(或网状结构)。
171.例如，第一像素分隔层psl1可以与第一像素区pxar1和在 x方向上与第一像素区pxar1邻近的第二像素区pxar2之间的边界相对应，第二像素分隔层psl2可以与第一像素区pxar1和在-y方向上与第一像素区pxar1邻近的第三像素区pxar3之间的边界相对应，第三像素分隔层psl3可以与第一像素区pxar1和在-x方向上与第一像素区pxar1邻近的第五像素区pxar5之间的边界相对应，并且第四像素分隔层psl4可以与第一像素区pxar1和在 y方向上与第一像素区pxar1邻近的第六像素区pxar6之间的边界相对应。第一像素分隔层至第四像素分隔层psl1、psl2、psl3和psl4可以彼此一体地形成并且由相同的有机材料形成。
172.图12示出了第一像素分隔层至第四像素分隔层psl1、psl2、psl3和psl4中的每一个的长度与两个像素区pxar之间的对应边界的长度基本上相同。第一像素分隔层至第四像素分隔层psl1、psl2、psl3和psl4中的至少一个可以包括由第一绝缘层il1的一个或多个部分隔开的部分。这些部分中的每一个的长度或这些部分的长度之和可以小于两个像素区pxar之间的对应边界的长度。
173.图13是沿着图4的线i-i’、ii-ii’和iii-iii’截取的显示装置的示意性截面图。
174.基板100可以包括玻璃或聚合物树脂。聚合物树脂可以包括聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、醋酸丙酸纤维素等中的至少一种。包括聚合物树脂的基板100可以是柔性的、可卷曲的或可弯折的。基板100可以具有包括无机层(未示出)和包含聚合物树脂的层的多层结构。
175.阻挡层110可以布置在基板100上。阻挡层110可以防止或最小化杂质从基板100等渗入半导体层1100(参见图5)中。阻挡层110可以包括诸如氧化物或氮化物的无机材料、有机材料或者有机和无机化合物，并且可以具有单层结构或多层结构。
176.第一绝缘层il1可以布置在阻挡层110上。第一绝缘层il1可以包括sio2、sin
x
、sion、al2o3、tio2、ta2o5、hfo2或zno
x
(其可以是zno或zno2)。第一绝缘层il1可以具有与像素区pxar之间的边界相对应的开口op。例如，如图13中所示，第一绝缘层il1可以具有与第一像素区pxar1和第二像素区pxar2之间的边界相对应的开口op。
177.图13示出了第一绝缘层il1包括缓冲层111、第一栅绝缘层113、第二栅绝缘层115和层间绝缘层117，并且缓冲层111、第一栅绝缘层113、第二栅绝缘层115和层间绝缘层117中的每一个具有开口op的一部分。缓冲层111、第一栅绝缘层113、第二栅绝缘层115和层间绝缘层117中的至少一个可以不具有与像素区pxar1和pxar2之间的边界相对应的开口。例如，缓冲层111可以不具有与像素区pxar1和pxar2之间的边界相对应的开口。
178.图13示出了阻挡层110不具有与像素区pxar1和pxar2之间的边界相对应的开口。阻挡层110可以具有与像素区pxar1和pxar2之间的边界相对应的开口。即，阻挡层110可以具有与第一绝缘层il1的开口op相对应的开口。
179.像素分隔层psl可以布置在第一绝缘层il1的开口op中。因为像素分隔层psl布置在开口op中，所以可以补偿或最小化由于开口op而产生的高度差。像素分隔层psl可以包括
包含有机材料的单个层或多个层。像素分隔层psl可以包括诸如苯并环丁烯(bcb)、聚酰亚胺、六甲基二硅氧烷(hmdso)、聚甲基丙烯酸甲酯(pmma)或聚苯乙烯(ps)的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或者上述材料中的两种或更多种的混合物。
180.半导体层1100可以布置在缓冲层111上。半导体层1100可以包括非晶硅或多晶硅。半导体层1100可以包括in、ga、sn、zr、v、hf、cd、ge、cr、ti、al、cs、ce和zn中的至少一种的氧化物。
181.半导体层1100可以包括沟道区、在沟道区相反侧的源区和漏区。半导体层1100可以包括单个层或多个层。
182.第一栅绝缘层113和第二栅绝缘层115可以堆叠在基板100上以覆盖半导体层1100，并且第一导电层1200(参见图6)可以布置在第一栅绝缘层113上。图13示出了第一导电层1200的第三栅电极1215、第一栅电极1211和第五栅电极1221。第三栅电极1215可以与图3的驱动晶体管t1的栅极和存储电容器cst的下电极ce1相对应。
183.第二导电层1300(参见图7)可以布置在第二栅绝缘层115上。图13示出了第二导电层1300的第一电极1310。第一电极1310可以与图3的存储电容器cst的上电极ce2相对应。
184.存储电容器cst可以与驱动晶体管t1重叠。驱动晶体管t1的栅极可以用作存储电容器cst的下电极ce1。可替代地，存储电容器cst可以不与驱动晶体管t1重叠并且可以单独提供。
185.层间绝缘层117可以提供在第二栅绝缘层115上以覆盖第二导电层1300，并且第三导电层1400(参见图8)可以布置在层间绝缘层117上。图13示出了第三导电层1400的第一导电线1410。
186.第一导电线1410可以通过形成在第二栅绝缘层115和层间绝缘层117中的接触孔连接到第一栅电极1211。第一导电线1410的一部分可以位于接触孔中，并且第一导电线1410的位于接触孔中的该部分可以被称为第1-1接触插塞1410ca。第一导电线1410和第1-1接触插塞1410ca可以彼此一体地形成。
187.第一导电线1410可以通过形成在第二栅绝缘层115和层间绝缘层117中的接触孔连接到第五栅电极1221。第一导电线1410的一部分可以位于接触孔中，并且第一导电线1410的位于接触孔中的该部分可以被称为第1-2接触插塞1410cb。第一导电线1410和第1-2接触插塞1410cb可以彼此一体地形成。
188.图13示出了第一导电线1410直接接触像素分隔层psl。第一导电线1410和像素分隔层psl可以不彼此直接接触。例如，如图25中所示，第六绝缘层il6可以布置在第一导电线1410与像素分隔层psl之间。
189.第二绝缘层il2可以布置在层间绝缘层117上以覆盖第三导电层1400。第二绝缘层il2可以包括包含有机材料的单个层或多个层，并且可以提供平坦的上表面。第二绝缘层il2可以包括诸如bcb、聚酰亚胺、hmdso、pmma或ps的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或者上述材料中的一些的混合物。
190.第四导电层1500(参见图9)可以布置在第二绝缘层il2上。图13示出了第四导电层
1500的第八导电线1510。
191.第八导电线1510可以通过形成在第二绝缘层il2中的接触孔连接到第一导电线1410的一部分。第八导电线1510的一部分可以位于接触孔中，并且第八导电线1510的位于接触孔中的该部分可以被称为第14-1接触插塞1510ca。第八导电线1510和第14-1接触插塞1510ca可以彼此一体地形成。
192.第八导电线1510可以通过形成在第二绝缘层il2中的接触孔连接到第一导电线1410的另一部分。第八导电线1510的一部分可以位于接触孔中，并且第八导电线1510的位于接触孔中的该部分可以被称为第14-2接触插塞1510cb。第八导电线1510和第14-2接触插塞1510cb可以彼此一体地形成。
193.第一导电线1410和第八导电线1510中的每一条可以与像素分隔层psl至少部分地重叠。第一导电线1410和第八导电线1510可以彼此至少部分地重叠。因为第一导电线1410和第八导电线1510可以彼此连接，所以同一信号可以被施加到第一导电线1410和第八导电线1510。图3的第二扫描信号sn-1可以被施加到第一导电线1410和第八导电线1510。
194.第三绝缘层il3可以布置在第二绝缘层il2上以覆盖第四导电层1500。第三绝缘层il3可以包括包含有机材料的单个层或多个层，并且可以提供平坦的上表面。第三绝缘层il3可以包括诸如bcb、聚酰亚胺、hmdso、pmma或ps的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或者上述材料中的一些的混合物。
195.第五导电层1600(参见图10)可以布置在第三绝缘层il3上。图13示出了第五导电层1600的第十五导电线1610。
196.第四绝缘层il4可以布置在第三绝缘层il3上以覆盖第五导电层1600。第四绝缘层il4可以包括包含有机材料的单个层或多个层，并且可以提供平坦的上表面。第四绝缘层il4可以包括诸如bcb、聚酰亚胺、hmdso、pmma或ps的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或者上述材料中的一些的混合物。
197.显示元件200可以布置在第四绝缘层il4上。显示元件200可以是有机发光二极管oled，并且可以包括像素电极210、对电极230以及包含有机发射层的中间层220。
198.像素电极210可以包括半透反射式电极或反射电极。像素电极210可以包括包含ag、mg、al、pt、pd、au、ni、nd、ir和cr中的至少一种的反射层，并且可以包括在反射层上的透明或半透明电极层。透明或半透明电极层可以包括氧化铟锡(ito)、氧化铟锌(izo)、氧化锌(zno)、氧化铟(in2o3)、氧化铟镓(igo)和氧化铝锌(azo)中的至少一种。像素电极210可以包括ito-ag-ito。
199.在基板100的显示区da(参见图1)中，像素限定层119可以布置在第四绝缘层il4上。像素限定层119可以覆盖像素电极210的边缘，并且可以具有暴露像素电极210的中央部分的开口。显示元件200的发射区可以由开口限定。
200.像素限定层119可以增加像素电极210的边缘与像素电极210上方的对电极230之间的距离，以防止在像素电极210的边缘处出现电弧等。
201.像素限定层119可以通过旋涂等形成，并且可以包括选自聚酰亚胺、聚酰胺、丙烯酸树脂、bcb和酚醛树脂中的至少一种有机绝缘材料。像素限定层119可以包括诸如氮化硅、
氮氧化硅或氧化硅的无机绝缘材料。像素限定层119可以包括有机绝缘材料和无机绝缘材料。像素限定层119可以包括遮光材料和/或黑色材料。遮光材料可以包括炭黑、碳纳米管、包含黑色染料的树脂或浆料、诸如ni、al和/或mo的金属颗粒、金属氧化物颗粒(例如，氧化铬)和/或金属氮化物颗粒(例如，氮化铬)。当像素限定层119包括遮光材料时，可以减少由于布置在像素限定层119下方的金属结构而引起的外部光的反射。
202.中间层220可以布置在由像素限定层119形成的开口中并且可以包括有机发射层。有机发射层可以包括包含用于发射红光、绿光、蓝光或白光的荧光或磷光材料的有机材料。有机发射层可以包括低分子量有机材料或高分子量有机材料。空穴传输层(htl)、空穴注入层(hil)、电子传输层(etl)和/或电子注入层(eil)可以布置在有机发射层上方和/或下方。
203.对电极230可以包括透射电极或反射电极。对电极230可以包括透明或半透明电极，并且可以包括诸如li、ca、lif-ca、lif-al、al、ag和mg中的至少一种的具有低功函数的金属薄膜。诸如ito、izo、zno或in2o3的透明导电氧化物(tco)层可以布置在金属薄膜上方。对电极230可以遍及整个显示区da布置并且可以布置在中间层220和像素限定层119上方。对电极230可以由多个显示元件200共享并且可以与多个像素电极210重叠。
204.显示元件200可能被湿气或氧气损坏，并且因此，封装层(未示出)可以覆盖和保护显示元件200。封装层可以覆盖显示区da并且延伸到外围区pa(参见图1)的至少一部分。封装层可以包括第一无机封装层、有机封装层和第二无机封装层。
205.图14是沿着图4的线i-i’、iv-iv’和v-v’截取的显示装置的示意性截面图。
206.参照图14，第一半导体图案1110和第二半导体图案1120可以布置在缓冲层111上，第二导电线1420可以布置在层间绝缘层117上，并且第九导电线1520可以布置在第二绝缘层il2上。
207.第二导电线1420可以通过形成在第一栅绝缘层113、第二栅绝缘层115和层间绝缘层117中的接触孔连接到第一半导体图案1110。第二导电线1420的一部分可以位于接触孔中，并且第二导电线1420的位于接触孔中的该部分可以被称为第2-1接触插塞1420ca。第二导电线1420和第2-1接触插塞1420ca可以彼此一体地形成。
208.第二导电线1420可以通过形成在第一栅绝缘层113、第二栅绝缘层115和层间绝缘层117中的接触孔连接到第二半导体图案1120。第二导电线1420的一部分可以位于接触孔中，并且第二导电线1420的位于接触孔中的该部分可以被称为第2-2接触插塞1420cb。第二导电线1420和第2-2接触插塞1420cb可以彼此一体地形成。
209.第九导电线1520可以通过形成在第二绝缘层il2中的接触孔连接到第二导电线1420的一部分。第九导电线1520的一部分可以位于接触孔中，并且第九导电线1520的位于接触孔中的该部分可以被称为第15-1接触插塞1520ca。第九导电线1520和第15-1接触插塞1520ca可以彼此一体地形成。
210.第九导电线1520可以通过形成在第二绝缘层il2中的接触孔连接到第二导电线1420的另一部分。第九导电线1520的一部分可以位于接触孔中，并且第九导电线1520的位于接触孔中的该部分可以被称为第15-2接触插塞1520cb。第九导电线1520和第15-2接触插塞1520cb可以彼此一体地形成。
211.第二导电线1420和第九导电线1520中的每一条可以与像素分隔层psl至少部分地重叠。第二导电线1420和第九导电线1520可以彼此至少部分地重叠。因为第二导电线1420
和第九导电线1520可以彼此连接，所以同一信号可以被施加到第二导电线1420和第九导电线1520。图3的初始化电压vint可以被施加到第二导电线1420和第九导电线1520。
212.图14示出了第二导电线1420直接接触像素分隔层psl。第二导电线1420和像素分隔层psl可以不彼此直接接触。附加的绝缘层可以布置在第二导电线1420与像素分隔层psl之间。
213.图15和图16是沿着图4的线vi-vi’和vii-vii’截取的显示装置的示意性截面图。图16示出了图15的修改实施例。
214.参照图15，扫描晶体管t2可以包括半导体层1100(参见图5)的一部分和第一导电层1200(参见图6)的一部分。布置在第一像素区pxar1(参见图4)中/上的扫描晶体管t2可以包括第一半导体图案1110的一部分和第二栅电极1213的一部分。第二栅电极1213的该部分可以与第一半导体图案1110的该部分重叠。
215.第十五导电线1610可以连接到扫描晶体管t2。第十五导电线1610可以连接到扫描晶体管t2的第一半导体图案1110的该部分。第一半导体图案1110的该部分可以通过第八接触插塞1480c连接到布置在层间绝缘层117上的第一连接电极1480。第一连接电极1480可以通过第二十一接触插塞1580c连接到布置在第二绝缘层il2上的第五连接电极1580。第五连接电极1580可以通过第二十四接触插塞1610c连接到布置在第三绝缘层il3上的第十五导电线1610。第十五导电线1610可以通过第八接触插塞1480c、第一连接电极1480、第二十一接触插塞1580c、第五连接电极1580和第二十四接触插塞1610c连接到扫描晶体管t2。
216.第十五导电线1610可以在第二方向上延伸并且可以与像素区pxar(参见图4)重叠。第十五导电线1610可以与像素分隔层psl(其与像素区pxar之间的边界相对应)至少部分地重叠。
217.如图16中所示，第十七导电线1710可以布置在第四绝缘层il4上，并且第五绝缘层il5可以布置在第十七导电线1710上。第十五导电线1610和第十七导电线1710可以彼此至少部分地重叠。第十五导电线1610和第十七导电线1710可以通过第二十七接触插塞1710c彼此连接。因为第十五导电线1610和第十七导电线1710可以彼此连接，所以同一信号可以被施加到第十五导电线1610和第十七导电线1710。图3的数据电压dm可以被施加到第十五导电线1610和第十七导电线1710。
218.和第十五导电线1610一样，第十七导电线1710可以在第二方向上延伸并且可以与像素区pxar重叠。第十七导电线1710可以与像素分隔层psl(其与像素区pxar之间的边界相对应)至少部分地重叠。
219.图17是示出在图1的显示装置中包括的像素电路中的晶体管、电容器等的位置的示意性布局图。图18至图24是示出图17中所示的晶体管、电容器等的在不同层中的部件的示意性布局图。
220.参照图17，显示装置可以包括在第一方向(例如，
±
x方向)上延伸并且连接到第一像素电路pc1和第二像素电路pc2的第一导电线至第七导电线2510、2520、2530、2540、2550、2560和2570以及第八导电线至第十四导电线2610、2620、2630、2640、2650、2660和2670。
221.第一导电线2510和第八导电线2610可以彼此至少部分地重叠。第一导电线2510和第八导电线2610可以通过至少一个接触插塞彼此连接，并且因此，同一信号可以被施加到第一导电线2510和第八导电线2610。
222.参照图11和图12，(包括无机材料的)第一绝缘层il1可以具有开口op，并且(包括有机材料的)像素分隔层psl可以布置在开口op中。第一绝缘层il1的开口op可以与像素区pxar之间的边界相对应，并且像素分隔层psl可以布置在像素区pxar之间的边界上。第一导电线2510和第八导电线2610可以在第一方向上延伸并且可以与像素区pxar重叠，并且因此，第一导电线2510和第八导电线2610可以与像素分隔层psl至少部分地重叠。
223.与第一导电线2510和第八导电线2610相关的上述描述可以类似地应用于第二导电线2520和第九导电线2620、第三导电线2530和第十导电线2630、第四导电线2540和第十一导电线2640、第五导电线2550和第十二导电线2650、第六导电线2560和第十三导电线2660以及第七导电线2570和第十四导电线2670。
224.图17示出了显示装置包括第一导电线2510至第七导电线2570以及第八导电线2610至第十四导电线2670。第一导电线2510至第七导电线2570以及第八导电线2610至第十四导电线2670中的至少一条可以是可选的。例如，第一导电线2510和第八导电线2610中的一条可以是可选的。第二导电线2520和第九导电线2620中的一条可以是可选的。第三导电线2530和第十导电线2630中的一条可以是可选的。第四导电线2540和第十一导电线2640中的一条可以是可选的。第五导电线2550和第十二导电线2650中的一条可以是可选的。第六导电线2560和第十三导电线2660中的一条可以是可选的。第七导电线2570和第十四导电线2670中的一条可以是可选的。
225.参照图18至图25描述图17中所示的晶体管、电容器等的部件以及相关联的层。
226.图18中所示的半导体层2100可以布置在基板100(参见图25)上。关于图5的半导体层1100的描述可以同样应用于图18的半导体层2100。半导体层2100可以包括彼此间隔开的第一半导体图案至第四半导体图案2110、2120、2130和2140。
227.图19的第一导电层2200可以布置在半导体层2100上。关于图6的第一导电层1200的描述可以同样应用于图19的第一导电层2200。第一导电层2200可以包括第一栅电极至第十栅电极2211、2213、2215、2217、2221、2223、2225、2227、2231和2241。关于图6的第一栅电极至第十栅电极1211、1213、1215、1217、1221、1223、1225、1227、1231和1241的描述可以同样应用于图19的第一栅电极至第十栅电极2211、2213、2215、2217、2221、2223、2225、2227、2231和2241。
228.图20的第二导电层2300可以布置在第一导电层2200上。关于图7的第二导电层1300的描述可以同样应用于图20的第二导电层2300。第二导电层2300可以包括布置在第一像素区pxar1中的第一电极2310以及布置在第二像素区pxar2中的第二电极2320。开口2310op和2320op可以分别形成在第一电极2310和第二电极2320中。
229.图21的第三导电层2400可以布置在第二导电层2300上。第三导电层2400可以包括包含mo、al、cu、ti等中的至少一种的导电材料，并且可以包括多个层或单个层。第三导电层2400可以具有ti-al-ti的多层结构。
230.第三导电层2400可以包括多个导电图案。第三导电层2400的导电图案可以彼此间隔开。第三导电层2400可以包括第一连接电极至第十八连接电极2411、2412、2421、2422、2431、2432、2441、2442、2451、2452、2461、2462、2471、2472、2480、2481、2483和2484、第一桥2485以及第二桥2482。一组第十五连接电极至第十八连接电极2480、2481、2483和2484可以布置在每一个像素区pxar中。第一桥2485可以布置在每一对紧邻的像素行(或像素区行)
中，并且第二桥2482可以布置在每一对紧邻的像素列(或像素区列)中。
231.第三导电层2400的导电图案中的一些可以连接到半导体层2100，另一些导电图案可以连接到第一导电层2200，并且其它一些导电图案可以连接到第二导电层2300。
232.第一连接电极2411可以通过第一接触插塞2411c连接到第一栅电极2211。第二连接电极2412可以通过第二接触插塞2412c连接到第五栅电极2221。第三连接电极2421可以通过第三接触插塞2421c连接到第一半导体图案2110(例如，栅初始化晶体管t4的漏极)。第四连接电极2422可以通过第四接触插塞2422c连接到第二半导体图案2120(例如，栅初始化晶体管t4的漏极)。第五连接电极2431可以通过第五接触插塞2431c连接到第二栅电极2213。第六连接电极2432可以通过第六接触插塞2432c连接到第六栅电极2223。第七连接电极2441可以通过第七接触插塞2441c连接到第四栅电极2217。第八连接电极2442可以通过第八接触插塞2442c连接到第八栅电极2227。第九连接电极2451可以通过第九接触插塞2451c连接到第一半导体图案2110(例如，第一发射控制晶体管t5的源极)。第十连接电极2452可以通过第十接触插塞2452c连接到第二半导体图案2120(例如，第一发射控制晶体管t5的源极)。第十一连接电极2461可以通过第十一接触插塞2461c连接到第九栅电极2231。第十二连接电极2462可以通过第十二接触插塞2462c连接到第十栅电极2241。第十三连接电极2471可以通过第十三接触插塞2471c连接到第三半导体图案2130(例如，阳极初始化晶体管t7的漏极)。第十四连接电极2472可以通过第十四接触插塞2472c连接到第四半导体图案2140(例如，阳极初始化晶体管t7的漏极)。
233.第十五连接电极2480可以通过第十五接触插塞2480c连接到半导体层2100(例如，扫描晶体管t2的源极)。第十六连接电极2481可以通过第16-1接触插塞2481ca连接到第一导电层2200(例如，第三栅电极2215或第七栅电极2225)，并且通过第16-2接触插塞2481cb连接到半导体层2100(例如，补偿晶体管t3的漏极)。第十七连接电极2483可以通过第十七接触插塞2483c连接到第二导电层2300(例如，第一电极2310或第二电极2320)。第十八连接电极2484可以通过第十八接触插塞2484c连接到半导体层2100(例如，第二发射控制晶体管t6的漏极)。
234.第一桥2485可以通过第19-1接触插塞2485ca和第19-2接触插塞2485cb连接到在第二方向(例如，
±
y方向)上彼此邻近的半导体图案。在第二方向上彼此邻近的半导体图案可以通过第一桥2485彼此连接。
235.第二桥2482可以通过第20-1接触插塞2482ca和第20-2接触插塞2482cb连接到在第一方向(例如，
±
x方向)上彼此邻近的导电图案。在第一方向上彼此邻近的导电图案可以通过第二桥2482彼此连接。
236.图22的第四导电层2500可以布置在第三导电层2400上。第四导电层2500可以包括包含mo、al、cu、ti等中的至少一种的导电材料，并且可以包括多个层或单个层。第四导电层2500可以具有ti-al-ti的多层结构。
237.第四导电层2500可以包括多条导电线。第四导电层2500的导电线中的每一条可以在第一方向上延伸，并且可以连接到布置在同一行中的像素电路pc。第四导电层2500的导电线可以连接到第三导电层2400的导电图案。
238.第四导电层2500可以包括第一导电线2510至第七导电线2570。第一导电线2510可以通过第21-1接触插塞2510ca连接到第一连接电极2411，并且通过第21-2接触插塞2510cb
连接到第二连接电极2412。第二导电线2520可以通过第22-1接触插塞2520ca连接到第三连接电极2421，并且通过第22-2接触插塞2520cb连接到第四连接电极2422。第三导电线2530可以通过第23-1接触插塞2530ca连接到第五连接电极2431，并且通过第23-2接触插塞2530cb连接到第六连接电极2432。第四导电线2540可以通过第24-1接触插塞2540ca连接到第七连接电极2441，并且通过第24-2接触插塞2540cb连接到第八连接电极2442。第五导电线2550可以通过第25-1接触插塞2550ca连接到第九连接电极2451，并且通过第25-2接触插塞2550cb连接到第十连接电极2452。第六导电线2560可以通过第26-1接触插塞2560ca连接到第十一连接电极2461，并且通过第26-2接触插塞2560cb连接到第十二连接电极2462。第七导电线2570可以通过第27-1接触插塞2570ca连接到第十三连接电极2471，并且通过第27-2接触插塞2570cb连接到第十四连接电极2472。
239.第一导电线2510可以与图3的第二扫描线sl-1相对应，第二导电线2520和第七导电线2570可以与图3的初始化电压线vl相对应，第三导电线2530可以与图3的第一扫描线sl相对应，第四导电线2540可以与图3的发射控制线el相对应，第五导电线2550可以与图3的驱动电压线pl相对应，并且第六导电线2560可以与图3的第三扫描线sl 1相对应。
240.第四导电层2500可以包括多个导电图案。第四导电层2500的导电图案可以彼此间隔开。第四导电层2500的导电图案可以连接到第三导电层2400的导电图案。
241.第四导电层2500可以包括第十九连接电极至第二十一连接电极2580、2581和2582。一组第十九连接电极至第二十一连接电极2580、2581和2582可以布置在每一个像素区pxar中。
242.第十九连接电极2580可以通过第二十八接触插塞2580c连接到第十五连接电极2480。第二十连接电极2581可以通过第二十九接触插塞2581c连接到第十七连接电极2483。第二十一连接电极2582可以通过第三十接触插塞2582c连接到第十八连接电极2484。
243.图23的第五导电层2600可以布置在第四导电层2500上。第五导电层2600可以包括包含mo、al、cu、ti等中的至少一种的导电材料，并且可以包括多个层或单个层。第五导电层2600可以具有ti-al-ti的多层结构。
244.第五导电层2600可以包括多条导电线。第五导电层2600的导电线中的每一条可以在第一方向上延伸，并且可以连接到布置在同一行中的像素电路pc。第五导电层2600的导电线可以与第四导电层2500的导电线至少部分地重叠，并且可以连接到第四导电层2500的导电线。
245.第五导电层2600可以包括第八导电线2610至第十四导电线2670。第八导电线2610可以与第一导电线2510至少部分地重叠，并且可以通过第31-1接触插塞2610ca和第31-2接触插塞2610cb连接到第一导电线2510。第九导电线2620可以与第二导电线2520至少部分地重叠，并且可以通过第32-1接触插塞2620ca和第32-2接触插塞2620cb连接到第二导电线2520。第十导电线2630可以与第三导电线2530至少部分地重叠，并且可以通过第33-1接触插塞2630ca和第33-2接触插塞2630cb连接到第三导电线2530。第十一导电线2640可以与第四导电线2540至少部分地重叠，并且可以通过第34-1接触插塞2640ca和第34-2接触插塞2640cb连接到第四导电线2540。第十二导电线2650可以与第五导电线2550至少部分地重叠，并且可以通过第35-1接触插塞2650ca和第35-2接触插塞2650cb连接到第五导电线2550。第十三导电线2660可以与第六导电线2560至少部分地重叠，并且可以通过第36-1接
触插塞2660ca和第36-2接触插塞2660cb连接到第六导电线2560。第十四导电线2670可以与第七导电线2570至少部分地重叠，并且可以通过第37-1接触插塞2670ca和第37-2接触插塞2670cb连接到第七导电线2570。
246.第八导电线2610可以与图3的第二扫描线sl-1相对应，第九导电线2620和第十四导电线2670可以与图3的初始化电压线vl相对应，第十导电线2630可以与图3的第一扫描线sl相对应，第十一导电线2640可以与图3的发射控制线el相对应，第十二导电线2650可以与图3的驱动电压线pl相对应，并且第十三导电线2660可以与图3的第三扫描线sl 1相对应。
247.第五导电层2600可以包括多个导电图案。第五导电层2600的导电图案可以彼此间隔开。第五导电层2600的导电图案可以连接到第四导电层2500的导电图案。
248.第五导电层2600可以包括第二十二连接电极至第二十四连接电极2680、2681和2682。一组第二十二连接电极至第二十四连接电极2680、2681和2682可以布置在每一个像素区pxar中。
249.第二十二连接电极2680可以通过第三十八接触插塞2680c连接到第十九连接电极2580。第二十三连接电极2681可以通过第三十九接触插塞2681c连接到第二十连接电极2581。第二十四连接电极2682可以通过第四十接触插塞2682c连接到第二十一连接电极2582。
250.图24的第六导电层2700可以布置在第五导电层2600上。第六导电层2700可以包括包含mo、al、cu、ti等中的至少一种的导电材料，并且可以包括多个层或单个层。第六导电层2700可以具有ti-al-ti的多层结构。
251.第六导电层2700可以包括多条导电线。第六导电层2700的导电线中的每一条可以在第二方向上延伸，并且可以连接到布置在同一列中的像素电路pc。第六导电层2700的导电线可以连接到第五导电层2600。
252.第六导电层2700可以包括第十五导电线2710和第十六导电线2720。第十五导电线2710可以通过第四十一接触插塞2710c连接到第二十二连接电极2680。第十六导电线2720可以通过第42-1接触插塞2720ca连接到第二十三连接电极2681，并且通过第42-2接触插塞2720cb连接到第十二导电线2650。
253.第十五导电线2710可以与图3的数据线dl相对应，并且第十六导电线2720可以与图3的驱动电压线pl相对应。驱动电压线pl可以具有包括第五导电线2550、第十二导电线2650和第十六导电线2720的网格结构。
254.第六导电层2700可以包括多个导电图案。第六导电层2700的导电图案可以彼此间隔开。第六导电层2700的导电图案可以连接到第五导电层2600的导电图案。
255.第六导电层2700可以包括第二十五连接电极2730。第二十五连接电极2730可以布置在每一个像素区pxar中。第二十五连接电极2730可以通过第四十三接触插塞2730c连接到第二十四连接电极2682。第二十五连接电极2730可以连接到显示元件的阳极(或像素电极)，并且因此，显示元件可以通过第十八连接电极2484、第二十一连接电极2582、第二十四连接电极2682和第二十五连接电极2730连接到半导体层1100(例如，第二发射控制晶体管t6的漏极)。
256.图25是沿着图17的线viii-viii’、ix-ix’和x-x’截取的显示装置的示意性截面图。图25示出了图13的修改实施例，并且与图13的不同之处在于与绝缘层相关的结构。
257.图25中所示的第一半导体图案2110、第三栅电极2215、第一栅电极2211、第五栅电极2221、第一电极2310、第一导电线2510、第八导电线2610和第十五导电线2710可以分别与图13的第一半导体图案1110、第三栅电极1215、第一栅电极1211、第五栅电极1221、第一电极1310、第一导电线1410、第八导电线1510和第十五导电线1610相对应。
258.第三导电层2400(参见图21)可以布置在层间绝缘层117上。图25示出了第三导电层2400的第一连接电极2411和第二连接电极2412。第一连接电极2411可以通过第一接触插塞2411c连接到第一栅电极2211。第二连接电极2412可以通过第二接触插塞2412c连接到第五栅电极2221。
259.第六绝缘层il6可以布置在层间绝缘层117上以覆盖第三导电层2400。第六绝缘层il6可以包括包含有机材料的单个层或多个层，并且可以提供平坦的上表面。第六绝缘层il6可以包括诸如bcb、聚酰亚胺、hmdso、pmma或ps的通用聚合物、具有苯酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物或者上述材料中的一些的混合物。第六绝缘层il6和像素分隔层psl可以彼此一体地形成。
260.第四导电层2500(参见图22)可以布置在第六绝缘层il6上。图25示出了第四导电层2500的第一导电线2510。第一导电线2510可以通过第21-1接触插塞2510ca连接到第一连接电极2411，并且通过第21-2接触插塞2510cb连接到第二连接电极2412。
261.第五导电层2600(参见图23)可以布置在第二绝缘层il2上。图25示出了第五导电层2600的第八导电线2610。第八导电线2610可以通过第31-1接触插塞2610ca和第31-2接触插塞2610cb连接到第一导电线2510。
262.第一导电线2510和第八导电线2610中的每一条可以与像素分隔层psl至少部分地重叠。第一导电线2510和第八导电线2610可以彼此至少部分地重叠。因为第一导电线2510和第八导电线2610可以彼此连接，所以同一信号可以被施加到第一导电线2510和第八导电线2610。图3的第二扫描信号sn-1可以被施加到第一导电线2510和第八导电线2610。
263.图26是在图1的显示装置中包括的像素的等效电路图。图26示出了图3的修改实施例，并且与图3的不同之处在于与晶体管相关的结构。
264.参照图26，一个像素px’可以包括像素电路pc’以及电连接到像素电路pc’的有机发光二极管oled。与图3的像素电路pc不同，图26的像素电路pc’可以包括第八晶体管t8。
265.第八晶体管t8可以响应于控制信号eb将偏置电压vbias施加到驱动晶体管t1的源极。第八晶体管t8可以具有连接到控制线ebl的栅极、连接到驱动晶体管t1的源极的源极(或漏极)以及连接到偏置电压线vbl的漏极(或源极)。
266.第一发射控制晶体管t5和第二发射控制晶体管t6可以连接到彼此不同的发射控制线。第一发射控制晶体管t5的栅极可以连接到第一发射控制线el1，并且第一发射控制晶体管t5可以响应于第一发射控制信号en1而操作。第二发射控制晶体管t6的栅极可以连接到第二发射控制线el2，并且第二发射控制晶体管t6可以响应于第二发射控制信号en2而操作。
267.图27是示出在图1的显示装置中包括的像素电路中的晶体管、电容器等的位置的示意性布局图。图28至图33是示出图27中所示的晶体管、电容器等的在不同层中的部件的示意性布局图。
268.参照图27，显示装置可以包括在第一方向(例如，
±
x方向)上延伸并且连接到第一像素电路pc1’和第二像素电路pc2’的第一导电线至第五导电线3410、3430、3445、3450和3460以及第六导电线至第十三导电线3510、3520、3530、3540、3550、3551、3560和3570。
269.第一导电线至第五导电线3410、3430、3445、3450和3460以及第六导电线至第十三导电线3510、3520、3530、3540、3550、3551、3560和3570可以属于不同的导电层。第一导电线至第五导电线3410、3430、3445、3450和3460中的至少一条和第六导电线至第十三导电线3510、3520、3530、3540、3550、3551、3560和3570中的至少一条可以彼此至少部分地重叠。
270.例如，如图27中所示，第一导电线3410和第六导电线3510可以彼此至少部分地重叠。第二导电线3430和第八导电线3530可以彼此至少部分地重叠。第三导电线3445和第十导电线3550可以彼此至少部分地重叠。第四导电线3450和第十一导电线3551可以彼此至少部分地重叠。第五导电线3460和第十二导电线3560可以彼此至少部分地重叠。
271.图27示出了导电线彼此至少部分地重叠。根据实施例，可以布置更多的导电线，并且所示导电线中的每一条可以与紧邻的导电层中的导电线至少部分地重叠。根据实施例，所示导电线中的一条或多条可以是可选的，并且所示导电线中的一条或多条可以不与紧邻的导电层中的任何导电线重叠。
272.同一信号可以被施加到彼此至少部分地重叠并且彼此电连接的两条导电线。第一导电线3410和第六导电线3510可以通过至少一个接触插塞彼此连接，并且因此，同一信号(例如，图26的第二扫描信号sn-1)可以被施加到第一导电线3410和第六导电线3510。
273.不同的信号可以分别被施加到彼此至少部分地重叠并且彼此电隔离的两条导电线。例如，第一信号(例如，图26的偏置电压vbias)可以被施加到第三导电线3445，并且第二信号(例如，图26的第二发射控制信号en2)可以被施加到第十导电线3550。
274.参照图11和图12，(包括无机材料的)第一绝缘层il1可以具有开口op，并且(包括有机材料的)像素分隔层psl可以布置在开口op中。第一绝缘层il1的开口op可以与像素区pxar之间的边界相对应，并且像素分隔层psl可以布置在像素区pxar之间的边界上。第一导电线3410和第六导电线3510可以在第一方向上延伸并且可以与像素区pxar重叠，并且因此，第一导电线3410和第六导电线3510可以与像素分隔层psl至少部分地重叠。与第一导电线3410和第六导电线3510相关的描述可以类似地应用于其它导电线。
275.图26中所示的像素电路pc’可以通过八个晶体管以高速被驱动。每一个像素行可能需要八条信号线，以驱动各自包括像素电路pc’的像素。每增加一个晶体管，信号线的数量可能增加。因为八条信号线在不同的导电层中实施，所以可以维持或增加每单位面积的像素电路pc’的数量。因此，显示装置可以以高分辨率并且以令人满意的性能来显示图像。
276.参照图28至图33描述图27中所示的晶体管、电容器等的部件以及相关联的层。
277.图28中所示的半导体层3100可以布置在基板100(参见图25)上。关于图5的半导体层1100的描述可以同样应用于图28的半导体层3100。半导体层3100可以包括彼此间隔开的第一半导体图案至第四半导体图案3110、3120、3130和3140。
278.图29的第一导电层3200可以布置在半导体层3100上。关于图6的第一导电层1200的描述可以同样应用于图29的第一导电层3200。第一导电层3200可以包括第一栅电极至第十四栅电极3211、3213、3215、3217、3218、3219、3221、3223、3225、3227、3228、3229、3231和3241。第一栅电极至第六栅电极3211、3213、3215、3217、3218和3219可以布置在第一像素区
pxar1中，第七栅电极至第十二栅电极3221、3223、3225、3227、3228和3229可以布置在第二像素区pxar2中，第十三栅电极3231可以布置在第三像素区pxar3中，并且第十四栅电极3241可以布置在第四像素区pxar4中。
279.第一栅电极3211和第七栅电极3221可以与图26的第二扫描线sl-1相对应，第二栅电极3213和第八栅电极3223可以与图26的第一扫描线sl相对应，第四栅电极3217和第十栅电极3227可以与图26的第一发射控制线el1相对应，第五栅电极3218和第十一栅电极3228可以与图26的第二发射控制线el2相对应，第六栅电极3219和第十二栅电极3229可以与图26的控制线ebl相对应，并且第十三栅电极3231和第十四栅电极3241可以与图26的第三扫描线sl 1相对应。
280.第一栅电极3211和第七栅电极3221的一部分可以与半导体层3100重叠，并且可以与栅初始化晶体管t4的栅极相对应。第二栅电极3213和第八栅电极3223的一部分可以与半导体层3100重叠，并且可以与扫描晶体管t2的栅极和补偿晶体管t3的栅极相对应。第三栅电极3215和第九栅电极3225的一部分可以与半导体层3100重叠，并且可以与驱动晶体管t1的栅极相对应。第四栅电极3217和第十栅电极3227的一部分可以与半导体层3100重叠，并且可以与第一发射控制晶体管t5的栅极相对应。第五栅电极3218和第十一栅电极3228的一部分可以与半导体层3100重叠，并且可以与第二发射控制晶体管t6的栅极相对应。第六栅电极3219和第十二栅电极3229的一部分可以与半导体层3100重叠，并且可以与第八晶体管t8的栅极相对应。第十三栅电极3231和第十四栅电极3241的一部分可以与半导体层3100重叠，并且可以与阳极初始化晶体管t7的栅极相对应。
281.图30的第二导电层3300可以布置在第一导电层3200上。关于图7的第二导电层1300的描述可以同样应用于图30的第二导电层3300。第二导电层3300可以包括布置在第一像素区pxar1中的第一电极3310以及布置在第二像素区pxar2中的第二电极3320。开口3310op和3320op可以分别形成在第一电极3310和第二电极3320中。
282.图31的第三导电层3400可以布置在第二导电层3300上。第三导电层3400可以包括包含mo、al、cu、ti等中的至少一种的导电材料，并且可以包括多个层或单个层。第三导电层3400可以具有ti-al-ti的多层结构。
283.第三导电层3400可以包括多条导电线。第三导电层3400的导电线中的每一条可以在第一方向上延伸，并且可以连接到布置在同一行中的像素电路pc’。第三导电层3400的导电线中的一些可以连接到半导体层3100，并且其它导电线可以连接到第一导电层3200。
284.第三导电层3400可以包括第一导电线至第五导电线3410、3430、3445、3450和3460。第一导电线3410可以通过第1-1接触插塞3410ca连接到第一栅电极3211，并且通过第1-2接触插塞3410cb连接到第七栅电极3221。第二导电线3430可以通过第2-1接触插塞3430ca连接到第二栅电极3213，并且通过第2-2接触插塞3430cb连接到第八栅电极3223。第三导电线3445可以通过第3-1接触插塞3445ca连接到第一半导体图案3110(例如，第八晶体管t8的源极或漏极)，并且通过第3-2接触插塞3445cb连接到第二半导体图案3120(例如，第八晶体管t8的源极或漏极)。第四导电线3450可以通过第4-1接触插塞3450ca连接到第四栅电极3217，并且通过第4-2接触插塞3450cb连接到第十栅电极3227。第五导电线3460可以通过第5-1接触插塞3460ca连接到第十三栅电极3231，并且通过第5-2接触插塞3460cb连接到第十四栅电极3241。
285.第一导电线3410可以与图26的第二扫描线sl-1相对应，第二导电线3430可以与图26的第一扫描线sl相对应，第三导电线3445可以与图26的偏置电压线vbl相对应，第四导电线3450可以与图26的第一发射控制线el1相对应，并且第五导电线3460可以与图26的第三扫描线sl 1相对应。
286.第三导电层3400可以包括多个导电图案。第三导电层3400的导电图案可以彼此间隔开。第三导电层3400可以包括第一连接电极至第十四连接电极3421、3422、3441、3442、3451、3452、3455、3456、3471、3472、3480、3481、3483和3484、第一桥3485以及第二桥3482。一组第十一连接电极至第十四连接电极3480、3481、3483和3484可以布置在每一个像素区pxar中。第一桥3485可以布置在每一对紧邻的像素行(或像素区行)中，并且第二桥3482可以布置在每一对紧邻的像素列(或像素区列)中。
287.第三导电层3400的导电图案中的一些可以连接到半导体层3100，另一些导电图案可以连接到第一导电层3200，并且其它一些导电图案可以连接到第二导电层3300。
288.第一连接电极3421可以通过第六接触插塞3421c连接到第一半导体图案3110(例如，栅初始化晶体管t4的漏极)。第二连接电极3422可以通过第七接触插塞3422c连接到第二半导体图案3120(例如，栅初始化晶体管t4的漏极)。第三连接电极3441可以通过第八接触插塞3441c连接到第六栅电极3219。第四连接电极3442可以通过第九接触插塞3442c连接到第十二栅电极3229。第五连接电极3451可以通过第十接触插塞3451c连接到第一半导体图案3110(例如，第一发射控制晶体管t5的源极)。第六连接电极3452可以通过第十一接触插塞3452c连接到第二半导体图案3120(例如，第一发射控制晶体管t5的源极)。第七连接电极3455可以通过第十二接触插塞3455c连接到第五栅电极3218。第八连接电极3456可以通过第十三接触插塞3456c连接到第十一栅电极3228。第九连接电极3471可以通过第十四接触插塞3471c连接到第三半导体图案3130(例如，阳极初始化晶体管t7的漏极)。第十连接电极3472可以通过第十五接触插塞3472c连接到第四半导体图案3140(例如，阳极初始化晶体管t7的漏极)。
289.第十一连接电极3480可以通过第十六接触插塞3480c连接到半导体层3100(例如，扫描晶体管t2的源极)。第十二连接电极3481可以通过第17-1接触插塞3481ca连接到第一导电层3200(例如，第三栅电极3215或第九栅电极3225)，并且通过第17-2接触插塞3481cb连接到半导体层3100(例如，补偿晶体管t3的漏极)。第十三连接电极3483可以通过第十八接触插塞3483c连接到第二导电层3300(例如，第一电极3310或第二电极3320)。第十四连接电极3484可以通过第十九接触插塞3484c连接到半导体层3100(例如，第二发射控制晶体管t6的漏极)。
290.第一桥3485可以通过第20-1接触插塞3485ca和第20-2接触插塞3485cb连接到在第二方向(例如，
±
y方向)上彼此邻近的两个半导体图案。在第二方向上彼此邻近的半导体图案可以通过第一桥3485彼此连接。
291.第二桥3482可以通过第21-1接触插塞3482ca和第21-2接触插塞3482cb连接到在第一方向(例如，
±
x方向)上彼此邻近的两个导电图案。在第一方向上彼此邻近的导电图案可以通过第二桥3482彼此连接。
292.图32的第四导电层3500可以布置在第三导电层3400上。第四导电层3500可以包括包含mo、al、cu、ti等中的至少一种的导电材料，并且可以包括多个层或单个层。第四导电层
3500可以具有ti-al-ti的多层结构。
293.第四导电层3500可以包括多条导电线。第四导电层3500的导电线中的每一条可以在第一方向上延伸，并且可以连接到布置在同一行中的像素电路pc’。第四导电层3500的导电线中的至少一条可以与第三导电层3400的导电线中的一条或多条至少部分地重叠。第四导电层3500的导电线可以连接到第三导电层3400的导电线或导电图案。
294.第四导电层3500可以包括第六导电线至第十三导电线3510、3520、3530、3540、3550、3551、3560和3570。第六导电线3510可以与第一导电线3410至少部分地重叠，并且可以通过第22-1接触插塞3510ca和第22-2接触插塞3510cb连接到第一导电线3410。第七导电线3520可以通过第23-1接触插塞3520ca连接到第一连接电极3421，并且通过第23-2接触插塞3520cb连接到第二连接电极3422。第八导电线3530可以与第二导电线3430至少部分地重叠，并且可以通过第24-1接触插塞3530ca和第24-2接触插塞3530cb连接到第二导电线3430。第九导电线3540可以通过第25-1接触插塞3540ca连接到第三连接电极3441，并且通过第25-2接触插塞3540cb连接到第四连接电极3442。第十导电线3550可以与第三导电线3445至少部分地重叠，并且可以通过第26-1接触插塞3550ca连接到第七连接电极3455并通过第26-2接触插塞3550cb连接到第八连接电极3456。第十一导电线3551可以与第四导电线3450至少部分地重叠，并且可以通过第27-1接触插塞3551ca连接到第五连接电极3451并通过第27-2接触插塞3551cb连接到第六连接电极3452。第十二导电线3560可以与第五导电线3460至少部分地重叠，并且可以通过第28-1接触插塞3560ca和第28-2接触插塞3560cb连接到第五导电线3460。第十三导电线3570可以通过第29-1接触插塞3570ca连接到第九连接电极3471，并且通过第29-2接触插塞3570cb连接到第十连接电极3472。
295.第六导电线3510可以与图26的第二扫描线sl-1相对应，第七导电线3520和第十三导电线3570可以与图26的初始化电压线vl相对应，第八导电线3530可以与图26的第一扫描线sl相对应，第九导电线3540可以与图26的控制线ebl相对应，第十导电线3550可以与图26的第二发射控制线el2相对应，第十一导电线3551可以与图26的驱动电压线pl相对应，并且第十二导电线3560可以与图26的第三扫描线sl 1相对应。
296.第四导电层3500可以包括多个导电图案。第四导电层3500的导电图案可以彼此间隔开。第四导电层3500的导电图案可以连接到第三导电层3400的导电图案。
297.第四导电层3500可以包括第十五连接电极至第十七连接电极3580、3583和3584。一组第十五连接电极至第十七连接电极3580、3583和3584可以布置在每一个像素区pxar中。
298.第十五连接电极3580可以通过第三十接触插塞3580c连接到第十一连接电极3480。第十六连接电极3583可以通过第三十一接触插塞3583c连接到第十三连接电极3483。第十七连接电极3584可以通过第三十二接触插塞3584c连接到第十四连接电极3484。
299.图33的第五导电层3600可以布置在第四导电层3500上。第五导电层3600可以包括包含mo、al、cu、ti等中的至少一种的导电材料，并且可以包括多个层或单个层。第五导电层3600可以具有ti-al-ti的多层结构。
300.第五导电层3600可以包括多条导电线。第五导电层3600的导电线中的每一条可以在第二方向上延伸，并且可以连接到布置在同一列中的像素电路pc’。第五导电层3600的导电线可以连接到第四导电层3500。
301.第五导电层3600可以包括第十四导电线3610和第十五导电线3620。第十四导电线3610可以通过第三十三接触插塞3610c连接到第十五连接电极3580。第十五导电线3620可以通过第34-1接触插塞3620ca连接到第十六连接电极3583，并且通过第34-2接触插塞3620cb连接到第十一导电线3551。
302.第十四导电线3610可以与图26的数据线dl相对应，并且第十五导电线3620可以与图26的驱动电压线pl相对应。驱动电压线pl可以具有包括第十一导电线3551和第十五导电线3620的网格结构。
303.第五导电层3600可以包括多个导电图案。第五导电层3600的导电图案可以彼此间隔开。第五导电层3600的导电图案可以连接到第四导电层3500的导电图案。
304.第五导电层3600可以包括第十八连接电极3630。第十八连接电极3630可以布置在每一个像素区pxar中。第十八连接电极3630可以通过第三十五接触插塞3630c连接到第十七连接电极3584。第十八连接电极3630可以连接到显示元件的阳极(或像素电极)，并且因此，显示元件可以通过第十四连接电极3484、第十七连接电极3584和第十八连接电极3630连接到半导体层3100(例如，第二发射控制晶体管t6的漏极)。
305.制造显示装置的方法可以被包括在本公开的范围内。
306.根据实施例，显示装置可以能够最小化可能由冲击/碰撞引起的缺陷并且可以能够显示高分辨率图像。
307.所描述的实施例应被认为是说明性意义的并且不是为了限制的目的。每一个实施例中的特征或方面的描述通常应可以用于其它实施例中的其它类似特征或方面。可以对所描述的实施例进行各种改变，而不脱离所附权利要求限定的范围。