半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。
3.通常在先进工艺节点中，通过采用晶格常数大于硅的材料作为鳍部的材料，使p型晶体管的沟道上产生压应力，以提高电子在沟道中的迁移速度。从而，提高了p型晶体管的载流子迁移率，提高了半导体结构的性能。
4.然而，现有技术形成的半导体器件的性能和可靠性有待提高。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体结构的性能和可靠性。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于衬底上且相互分立的若干第一鳍部结构，所述第一鳍部结构包括第一鳍、以及位于第一鳍顶面的第一保护层，所述第一鳍的材料与衬底的材料不同；位于第一鳍部结构的侧壁面的第二保护层。
7.可选的，所述第一鳍的材料含有锗元素，所述第一保护层和第二保护层的材料均为硅。
8.可选的，所述第一保护层的厚度范围为3纳米至5纳米，所述第二保护层的厚度范围为0.5纳米至1纳米。
9.可选的，所述第一鳍、第一保护层和第二保护层的材料均为硅锗，并且，锗原子在第一保护层内的浓度百分比小于锗原子在第一鳍内的浓度百分比，锗原子在第二保护层内的浓度百分比小于锗原子在第一鳍内的浓度百分比。
10.可选的，所述第一鳍包括：过渡层、以及位于所述过渡层上的体层，所述过渡层和所述体层的材料均包括硅锗，并且，锗原子在过渡层内的浓度百分比小于锗原子在体层内的浓度百分比。
11.可选的，所述锗原子在过渡层内的浓度百分比范围为1％至15％，所述锗原子在体层内的浓度百分比范围为20％至50％。
12.可选的，所述过渡层在垂直于衬底表面的方向上的厚度范围为0.5纳米至15纳米。
13.可选的，所述体层在垂直于衬底表面的方向上的厚度范围为40纳米至60纳米。
14.可选的，所述衬底包括第一区和第二区，所述第一鳍部结构位于所述第一区上；所述半导体结构还包括：位于第二区上若干相互分立的第二鳍，所述第一鳍和第二鳍的材料不同。
15.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；
在所述衬底上形成相互分立的若干第一鳍部结构，所述第一鳍部结构包括第一鳍、以及位于第一鳍顶面的第一保护层，所述第一鳍的材料与衬底的材料不同；在所述第一鳍部结构的侧壁面形成第二保护层。
16.可选的，所述在衬底上形成第一鳍部结构的方法包括：在所述衬底内形成开口；在所述开口的侧壁表面形成侧壁保护膜；在形成所述侧壁保护膜之后，采用选择性外延生长工艺，在所述开口内形成第一鳍材料层、以及位于第一鳍材料层上的第一保护材料层；刻蚀衬底、侧壁保护膜、第一鳍材料层和第一保护材料层，形成所述第一鳍和第一保护层。
17.可选的，刻蚀衬底、侧壁保护膜、第一鳍材料层和第一保护材料层的方法包括：在所述第一保护材料层表面形成若干相互分立的第一掩膜结构；以所述第一掩膜结构为掩膜，刻蚀所述衬底、侧壁保护膜、第一鳍材料层和第一保护材料层，直至在垂直于衬底表面的方向上贯穿所述第一鳍材料层和第一保护材料层。
18.可选的，还包括：在形成所述第二保护层之后，对衬底进行离子注入，在衬底内形成阱区。
19.可选的，所述侧壁保护膜在所述开口内的侧壁表面法线上的厚度范围为2纳米至5纳米。
20.可选的，所述侧壁保护膜的材料包括氧化硅或氮化硅。
21.可选的，形成所述侧壁保护膜的方法包括：在所述开口内和衬底表面形成侧壁保护材料膜；采用各向异性的刻蚀工艺刻蚀所述侧壁保护材料膜，直至去除衬底表面和开口底面的侧壁保护材料膜。
22.可选的，形成所述侧壁保护材料膜的工艺包括单原子沉积工艺或化学气相沉积工艺。
23.可选的，所述第一鳍材料层包括过渡外延层、以及位于过渡外延层上的主体外延层，所述过渡外延层和主体外延层的材料均包括硅锗，并且，锗原子在所述过渡外延层内的浓度百分比小于锗原子在所述主体外延层内的浓度百分比。
24.可选的，在形成所述第一鳍部结构后，采用选择性外延生长工艺，在所述第一鳍部结构的侧壁面形成所述第二保护层。
25.可选的，所述衬底包括第一区和第二区，所述第一鳍部结构位于第一区上；所述半导体结构的形成方法还包括：在形成第一鳍部结构的过程中，在第二区上形成若干相互分立的第二鳍，所述第一鳍和第二鳍的材料不同。
26.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
27.本发明的技术方案提供的半导体结构中，所述第一鳍的材料与衬底的材料不同，因此，能够通过选择晶格常数大于硅的材料作为第一鳍的材料，以提高沟道的载流子迁移率。在此基础上，由于半导体结构还包括位于第一鳍上的第一保护层、以及位于第一鳍部结构侧壁面的第二保护层，因此，第一保护层和第二保护层覆盖了第一鳍表面，通过第一保护层和第二保护层阻止了第一鳍表面的暴露，从而，阻挡了第一鳍材料内的原子向第一鳍外扩散，或是第一鳍材料被氧化。综上，所述半导体结构的性能和可靠性好。
28.本发明的技术方案提供的半导体结构的形成方法中，由于形成第一鳍部结构，并且，第一鳍部结构中第一鳍的材料与衬底的材料不同，因此，能够通过选择晶格常数大于硅的材料作为第一鳍的材料，以提高沟道的载流子迁移率。在此基础上，由于第一鳍部结构还
包括位于第一鳍上的第一保护层，同时，在第一鳍部结构侧壁面形成了第二保护层，因此，第一保护层和第二保护层覆盖第一鳍表面，通过第一保护层和第二保护层阻止了第一鳍表面的暴露，从而，阻挡了第一鳍材料内的原子向第一鳍外扩散，或是第一鳍材料被氧化，使得所述半导体结构的性能和可靠性好。
29.进一步，通过在所述开口内的侧壁表面形成侧壁保护膜，第一鳍材料层和第一保护材料层的材料均自所述开口底面向上外延生长，因此，在采用选择性外延生长工艺形成第一鳍材料层和第一保护材料层的过程中，开口内第一鳍材料层和第一保护材料层的外延生长方向、外延生长速度的一致性高，使得第一鳍材料层和第一保护材料层表面平整度高，从而，形成的第一鳍部结构高度一致性好，提高了半导体结构的性能和可靠性。
30.进一步，由于在形成所述第二保护层之后，对衬底进行离子注入，因此，离子注入过程造成的衬底的晶格缺陷，在形成第一鳍部结构后形成，从而，外延生长第一鳍材料层和第一保护材料层时，对第一鳍材料层内和第一保护材料层内的晶格缺陷的可控性高，使得形成的第一鳍部结构内的晶格缺陷少。进而，提高了半导体结构的性能。
附图说明
31.图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
32.图3至图9是本发明一实施例的半导体结构的形成方法各步骤的剖面结构示意图；
33.图10是图9中半导体结构的立体结构示意图。
具体实施方式
34.如背景技术所述，现有技术形成的半导体器件的性能和可靠性有待提高。以下结合附图进行详细说明。
35.图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
36.请参考图1，提供衬底100，所述衬底100的材料为硅。
37.请继续参考图1，在衬底100表面形成开口掩膜层110，开口掩膜层110暴露出部分衬底100表面；以开口掩膜层110为掩膜，刻蚀衬底100，在衬底100内形成开口(未图示)；在所述开口内形成外延鳍部材料层120；在形成外延鳍部材料层120后去除开口掩膜层110。
38.外延鳍部材料层120的材料为晶格常数大于硅的硅锗，外延鳍部材料层120为形成鳍部提供材料。其中，外延鳍部材料层120通过选择性外延生长工艺形成，并且，外延鳍部材料层120中原位掺杂有锗元素。
39.请参考图2，在去除开口掩膜层110后，在衬底100和外延鳍部材料层120表面形成鳍部掩膜层(未图示)；以所述鳍部掩膜层为掩膜，刻蚀衬底100和外延鳍部材料层120，在衬底100上形成若干相互分立的鳍部121。
40.鳍部121的材料为晶格常数大于硅的硅锗，因此，晶体管沟道的载流子迁移率更高。
41.然而，在上述形成方法中，形成的鳍部121表面暴露在空气中，导致鳍部121中掺杂的锗元素被氧化或者在后续的工艺中迁移、扩散，造成所形成的半导体结构的性能和可靠性较差。
42.为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，通过
位于第一鳍顶面的第一保护层、以及位于第一鳍部结构侧壁面的第二保护层，阻挡了第一鳍材料内的原子向第一鳍外扩散，或是第一鳍材料被氧化，使得所述半导体结构的性能和可靠性好。
43.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
44.需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
45.图3至图9是本发明一实施例的半导体结构的形成方法各步骤的剖面结构示意图。
46.请参考图3，提供衬底200。
47.衬底200的材料包括半导体材料。
48.具体的，衬底200的材料包括硅。
49.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
50.在本实施例中，所述衬底200包括第一区i和第二区ii，所述第一区i和第二区ii用于形成不同导电类型的器件。
51.在本实施例中，第一区i用于形成pmos器件，第二区ii用于形成nmos器件。
52.在其他实施例中，第一区用于形成nmos器件，第二区用于形成pmos器件。
53.在其他实施例中，衬底不包括第二区。
54.接着，在所述衬底200上形成相互分立的若干第一鳍部结构，所述第一鳍部结构包括第一鳍、以及位于第一鳍顶面的第一保护层，所述第一鳍的材料与衬底的材料不同，形成所述第一鳍部结构的具体步骤请参考图4至图9。
55.请参考图4，在第一区i的衬底200内形成开口201。
56.所述开口201为后续形成第一鳍材料层和第一保护材料层提供空间。
57.在本实施例中，形成所述201的方法包括：在衬底200表面形成开口掩膜层210，所述开口掩膜层210暴露出至少部分第一区i表面；以所述开口掩膜层210为掩膜刻蚀所述衬底200，直至在第一区i的衬底200内形成开口201。
58.其中，形成的开口201的深度在预设深度的预设偏差范围内。
59.在本实施例中，所述预设深度为70纳米。
60.需要说明的是，所述预设深度不限定于70纳米。所述预设深度和预设偏差范围需要根据实际的器件设计要求和工艺能力等因素确定。
61.在本实施例中，对所述衬底200进行刻蚀的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的至少一种。
62.接着，在所述开口201的侧壁表面形成侧壁保护膜，形成所述侧壁保护膜的具体步骤请参考图5至图6。
63.请参考图5，在所述开口201内和衬底200表面形成侧壁保护材料膜211。
64.所述侧壁保护材料膜211为形成侧壁保护膜提供材料。
65.在本实施例中，形成侧壁保护材料膜211的工艺包括单原子沉积工艺或化学气相沉积工艺。
66.在本实施例中，所述侧壁保护材料膜211的材料包括氧化硅。
67.在其他实施例中，侧壁保护材料膜的材料包括氮化硅。
68.请参考图6，采用各向异性的刻蚀工艺刻蚀所述侧壁保护材料膜211，直至去除衬底200表面和开口201底面的侧壁保护材料膜211，在所述开口201的侧壁表面形成侧壁保护膜212。
69.在本实施例中，所述各向异性的刻蚀工艺包括等离子体干法刻蚀工艺。
70.通过在所述开口201内的侧壁表面形成侧壁保护膜212，能够使后续形成的第一鳍材料层和第一保护材料层的材料均自所述开口201底面向上外延生长，因此，在后续采用选择性外延生长工艺形成第一鳍材料层和第一保护材料层的过程中，开口201内第一鳍材料层和第一保护材料层的外延生长方向、外延生长速度的一致性高，使得第一鳍材料层和第一保护材料层表面平整度高，从而，能够使后续形成的第一鳍部结构高度一致性好，提高了半导体结构的性能和可靠性。
71.在本实施例中，所述侧壁保护膜212的材料包括氧化硅.
72.在其他实施例中，所述侧壁保护膜212的材料包括氮化硅。
73.在本实施例中，所述侧壁保护膜212在所述开口201内的侧壁表面法线上的厚度范围为2纳米至5纳米。
74.通过形成上述厚度范围内的侧壁保护膜212，能够使侧壁保护膜212的厚度适中，减少侧壁保护膜212对开口201内空间的占用，以使开口201内的空间尽可能用于形成第一鳍材料层，使第一鳍材料层为形成更多的第一鳍提供材料，从而提高半导体结构的集成度。
75.请参考图7，在形成所述侧壁保护膜212之后，采用选择性外延生长工艺，在所述开口201内形成第一鳍材料层220、以及位于第一鳍材料层220上的第一保护材料层230。
76.所述第一鳍材料层220为后续形成第一鳍提供材料。
77.在本实施例中，所述第一鳍材料层220包括：过渡外延层221、以及位于过渡外延层221上的主体外延层222。其中，过渡外延层221为形成过渡层提供材料，主体外延层222为形成体层提供材料。
78.在本实施例中，采用选择性外延生长工艺形成第一鳍材料层220的过程中，原位掺杂锗。
79.在本实施例中，过渡外延层221和主体外延层222的材料均包括硅锗，并且，锗原子在过渡外延层221内的浓度百分比小于锗原子在主体外延层222内的浓度百分比。
80.具体而言，由于形成过渡外延层221的过程中，原位掺杂的锗原子的浓度百分比较低，因此，形成了材料中锗原子浓度百分比较小的过渡外延层221，同时，也能够使形成的过渡外延层221的材料中晶格缺陷少。从而，通过在晶格缺陷少的材料上外延生长所述主体外延层222，不仅能够使形成的主体外延层222材料的晶格缺陷少，同时还能形成材料中锗原子的浓度百分比较高的主体外延层222，使后续形成的体层满足器件性能和可靠性需求。
81.在本实施例中，锗原子在过渡外延层221内的浓度百分比范围为1％至15％，锗原子在主体外延层222内的浓度百分比范围为20％至50％。
82.在本实施例中，过渡外延层221的厚度为0.5纳米至15纳米。主体外延层222的厚度为40纳米至60纳米。
83.所述第一保护材料层230为后续形成第一保护层提供材料，并且，第一保护材料层
230的材料与所述第一鳍材料层220的材料不同。
84.在本实施例中，所述第一保护材料层230的材料为硅，所述第一保护材料层230的厚度范围为3纳米至5纳米。
85.在其他实施例中，第一保护材料层的材料为硅锗，并且，锗原子在第一保护材料层内的浓度百分比低于锗原子在第一鳍材料层内的浓度百分比。
86.在本实施例中，通过衬底200表面的开口掩膜层210，避免了第一鳍材料层220的材料和第一保护材料层230的材料在衬底200表面外延生长。
87.在本实施例中，在形成第一鳍材料层220和第一保护材料层230后，去除所述开口掩膜层210。
88.在本实施例中，形成第一保护材料层230的方法包括：在第一鳍材料层220表面形成初始第一保护材料层(未图示)；平坦化初始第一保护材料层，或者刻蚀初始第一保护材料层，直至与衬底200表面齐平，形成第一保护材料层230。
89.在本实施例中，平坦化初始第一保护材料层或刻蚀初始第一保护材料层的过程中，开口掩膜层210被去除，同时侧壁保护膜212的高度降低。
90.在其他实施例中，开口掩膜层在形成开口后，且在形成侧壁保护材料膜之前去除；在形成侧壁保护膜之后，在开口以外的衬底表面形成保护层；在形成所述保护层后，采用选择性外延生长工艺，在所述开口内形成第一鳍材料层以及第一保护材料层。
91.请参考图8，刻蚀第一区i的衬底200、侧壁保护膜212、第一鳍材料层220和第一保护材料层230，在第一区i上形成第一鳍部结构250，所述第一鳍部结构250包括第一鳍240、以及位于第一鳍240顶面的第一保护层251，所述第一鳍240的材料与衬底200的材料不同。
92.在本实施例中，所述第一鳍240包括：过渡层241、以及位于所述过渡层241上的体层242，所述过渡层241和所述体层242的材料均包括硅锗，并且，锗原子在过渡层241内的浓度百分比小于锗原子在体层242内的浓度百分比。
93.在本实施例中，所述锗原子在过渡层241内的浓度百分比范围为1％至15％，所述锗原子在体层242内的浓度百分比范围为20％至50％。
94.在本实施例中，所述过渡层241在垂直于衬底200表面的方向上的厚度范围为0.5纳米至15纳米。
95.在本实施例中，所述体层242在垂直于衬底200表面的方向上的厚度范围为40纳米至60纳米。
96.在本实施例中，所述第一保护层251的材料为硅。
97.在本实施例中，所述第一保护层251的厚度范围为3纳米至5纳米。
98.所述第一保护层251过薄，不利于阻挡第一鳍240材料内的原子向第一鳍240外扩散。所述第一保护层251过厚，器件中的栅极与第一鳍240之间的间距较大，容易使栅极对第一鳍240的沟道中的载流子控制能力差。因此，选择合适的第一保护层251的厚度，即，第一保护层251的厚度范围为3纳米至5纳米时，不仅能够与后续形成的第二保护层一起更好的阻挡第一鳍240材料内的原子向第一鳍240外扩散，同时，减少了第一保护层251对于栅极控制第一鳍240沟道中的载流子的能力的影响。
99.在本实施例中，所述刻蚀第一区i的衬底200、侧壁保护膜212、第一鳍材料层220和第一保护材料层230的方法包括：在所述第一保护材料层230表面形成若干相互分立的第一
掩膜结构281；以所述第一掩膜结构281为掩膜，刻蚀第一区i的衬底200、侧壁保护膜212、第一鳍材料层220和第一保护材料层230，直至在垂直于衬底200表面的方向上，贯穿所述第一鳍材料层220和第一保护材料层230。
100.在本实施例中，形成所述第一掩膜结构281的工艺包括沉积工艺，所述第一掩膜结构281的材料包括：氧化硅、氮化硅和无定形碳中的至少一者。
101.在本实施例中，所述第一掩膜结构281的厚度为50纳米至150纳米。
102.在本实施例中，在形成第一鳍部结构250的过程中，在第二区ii上形成若干相互分立的第二鳍260，所述第一鳍240和第二鳍260的材料不同。由此，第一区i和第二区ii上能够形成不同导电类型的半导体器件。
103.在本实施例中，第二鳍260的材料包括硅。
104.具体而言，形成所述第二鳍260的方法包括：在形成所述第一掩膜结构281的同时，在第二区ii上形成若干相互分立的第二掩膜结构282；在以第一掩膜结构281为掩膜对第一区i进行刻蚀的同时，以第二掩膜结构282为掩膜，对第二区ii的衬底200进行刻蚀。
105.请参考图9和图10，图9是图10中沿方向x1-x2的剖面结构示意图，图10是图9中半导体结构的立体结构示意图，在所述第一鳍部结构250的侧壁面形成第二保护层270。
106.由于形成第一鳍部结构250，并且，第一鳍部结构250中第一鳍240的材料与衬底200的材料不同，因此，能够通过选择晶格常数大于硅的材料作为第一鳍240的材料，以提高沟道的载流子迁移率。在此基础上，由于第一鳍部结构250还包括位于第一鳍240上的第一保护层251，同时，在第一鳍部结构250侧壁面形成了第二保护层270，因此，第一保护层251和第二保护层270覆盖第一鳍240表面，通过第一保护层251和第二保护层270阻止了第一鳍240表面的暴露，从而，阻挡了第一鳍240材料内的原子向第一鳍240外扩散，或是第一鳍240材料被氧化，使得所述半导体结构的性能和可靠性好。
107.具体而言，在形成所述第一鳍部结构250后，采用选择性外延生长工艺，在所述第一鳍部结构250的侧壁面形成所述第二保护层270。
108.在本实施例中，所述第二保护层270的材料为硅。
109.在其他实施例中，第一鳍、第一保护层和第二保护层的材料均为硅锗，并且，锗原子在第一保护层内的浓度百分比小于锗原子在第一鳍内的浓度百分比，锗原子在第二保护层内的浓度百分比小于锗原子在第一鳍内的浓度百分比。从而，在通过第一保护层和第二保护层以保护第一鳍的同时，使器件的沟道仍然处于第一鳍内。
110.在本实施例中，所述第二保护层270的厚度范围为0.5纳米至1纳米。
111.所述第二保护层270过薄，不利于阻挡第一鳍240材料内的原子向第一鳍240外扩散。所述第二保护层270过厚，半导体器件的栅极与第一鳍240之间的间距较大，容易使栅极对第一鳍240的沟道中的载流子控制能力差。因此，选择合适的第二保护层270的厚度，即，第二保护层270的厚度范围为0.5纳米至1纳米时，不仅能够共同与第一保护层更好的阻挡第一鳍240材料内的原子向第一鳍240外扩散，同时，减少了第二保护层270对于栅极控制第一鳍240沟道中的载流子的能力的影响。
112.请继续参考图9和图10，在形成所述第二保护层270之后，分别对第一区i和第二区ii的衬底200进行离子注入，在第一区i的衬底200内形成p型阱区，在第二区ii的衬底200内形成n型阱区。
113.由于在形成所述第二保护层270之后，对衬底200进行离子注入形成p型阱区，因此，离子注入过程造成的衬底200的晶格缺陷，在形成第一鳍部结构250后形成，从而，外延生长第一鳍材料层220和第一保护材料层230时，对第一鳍材料层220内和第一保护材料层230内的晶格缺陷的可控性高，使得形成的第一鳍部结构250内的晶格缺陷少。进而，提高了半导体结构的性能。
114.相应的，本发明一实施例还提供一种上述方法所形成的半导体结构，请继续参考图9和图10，包括：衬底200；位于衬底200上且相互分立的若干第一鳍部结构250，所述第一鳍部结构250包括第一鳍240、以及位于第一鳍240顶面的第一保护层251，所述第一鳍240的材料与衬底200的材料不同；位于第一鳍部结构240的侧壁面的第二保护层270。
115.由于所述第一鳍240的材料与衬底200的材料不同，因此，能够通过选择晶格常数大于硅的材料作为第一鳍240的材料，以提高沟道的载流子迁移率。在此基础上，由于半导体结构还包括位于第一鳍240上的第一保护层251、以及位于第一鳍部结构250侧壁面的第二保护层270，因此，第一保护层251和第二保护层270覆盖了第一鳍240表面，通过第一保护层251和第二保护层270阻止了第一鳍240表面的暴露，从而，阻挡了第一鳍240材料内的原子向第一鳍240外扩散，或是第一鳍240材料被氧化。综上，所述半导体结构的性能和可靠性好。
116.衬底200的材料包括半导体材料。
117.在本实施例中，衬底200的材料包括硅。
118.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
119.在本实施例中，所述第一鳍240的材料含有锗元素，所述第一保护层251和第二保护层270的材料均为硅。
120.在其他实施例中，第一鳍、第一保护层和第二保护层的材料均为硅锗，并且，锗原子在第一保护层内的浓度百分比小于锗原子在第一鳍内的浓度百分比，锗原子在第二保护层内的浓度百分比小于锗原子在第一鳍内的浓度百分比。从而，在通过第一保护层和第二保护层以保护第一鳍的同时，使器件的沟道仍然处于第一鳍内。
121.在本实施例中，所述第一鳍240包括：过渡层241、以及位于所述过渡层241上的体层242，所述过渡层241和所述体层242的材料均包括硅锗，并且，锗原子在过渡层241内的浓度百分比小于锗原子在体层242内的浓度百分比。
122.在本实施例中，所述锗原子在过渡层241内的浓度百分比范围为1％至15％，所述锗原子在体层242内的浓度百分比范围为20％至50％。
123.在本实施例中，所述过渡层241在垂直于衬底200表面的方向上的厚度范围为0.5纳米至15纳米。
124.在本实施例中，所述体层242在垂直于衬底200表面的方向上的厚度范围为40纳米至60纳米。
125.在本实施例中，所述第一保护层251的厚度范围为3纳米至5纳米。
126.所述第一保护层251过薄，不利于阻挡第一鳍240材料内的原子(例如锗原子)被氧化或向第一鳍240外扩散。所述第一保护层251过厚，器件中的栅极与第一鳍240之间的间距
较大，容易使栅极对第一鳍240的沟道中的载流子控制能力差。因此，选择合适的第一保护层251的厚度，即第一保护层251的厚度范围为3纳米至5纳米时，不仅能够共同与第二保护层270更好的阻挡第一鳍240材料内的原子被氧化或向第一鳍240外扩散，同时，减少了第一保护层251对于栅极控制第一鳍240沟道中的载流子的能力的影响。
127.在本实施例中，所述第二保护层270的厚度范围为0.5纳米至1纳米。
128.所述第二保护层270过薄，不利于阻挡第一鳍240材料内的原子(例如锗原子)被氧化或向第一鳍240外扩散。所述第二保护层270过厚，半导体器件的栅极与第一鳍240之间的间距较大，容易使栅极对第一鳍240的沟道中的载流子控制能力差。因此，选择合适的第二保护层270的厚度，即第二保护层270的厚度范围为0.5纳米至1纳米时，不仅能够共同与第一保护层更好的阻挡第一鳍240材料内的原子被氧化或向第一鳍240外扩散，同时，减少了第二保护层270对于栅极控制第一鳍240沟道中的载流子的能力的影响。
129.在本实施例中，所述衬底200包括第一区i和第二区ii，所述第一区i和第二区ii用于形成不同导电类型的器件。
130.在本实施例中，第一区i用于形成pmos器件，第二区ii用于形成nmos器件。其中，所述第一鳍部结构250位于所述第一区i上。所述半导体结构还包括：位于第二区ii上若干相互分立的第二鳍260。
131.在本实施例中，所述第二鳍260的材料包括硅。
132.在本实施例中，所述半导体结构还包括：位于第一区i的衬底200内的p型阱区(未图示)；位于第二区ii的衬底200内的n型阱区(未图示)。
133.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。