半导体结构及其制备方法、三维存储器与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器、存储系统、电子设备。


背景技术：

2.随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2d或者平面nand闪存的存储密度接近上限。
3.为克服2d或者平面nand闪存带来的限制，业界已经研发了具有三维结构的存储器(3d nand)，通过将存储单元三维地布置在衬底之上来提高存储密度。
4.然而，相关技术中的三维结构的存储器还存在存储容量较小的问题。


技术实现要素：

5.本公开的实施例提供一种半导体结构及其制备方法、三维存储器、存储系统、电子设备，旨在解决相关技术中的三维结构的存储器的存储容量较小的问题。
6.为达到上述目的，本公开的实施例采用如下技术方案：
7.一方面，提供一种半导体结构。所述半导体结构包括堆叠结构和栅线缝隙结构，所述堆叠结构包括交替层叠设置的栅极层和介质层；所述堆叠结构包括第一区以及与所述第一区相邻接的第二区。栅线缝隙结构由所述第一区延伸至所述第二区，且贯穿所述堆叠结构；所述栅线缝隙结构包括隔离结构、第一分隔结构和第二分隔结构，所述隔离结构位于所述第一区，且位于所述第一分隔结构和所述第二分隔结构之间。
8.本公开的上述实施例提供的半导体结构，包括：堆叠结构，堆叠结构包括交替层叠设置的栅极层和介质层，堆叠结构包括第一区以及与第一区相邻接的第二区；由第一区延伸至第二区的栅线缝隙结构，栅线缝隙结构贯穿堆叠结构；栅线缝隙结构包括隔离结构、第一分隔结构和第二分隔结构，隔离结构位于第一区，且位于第一分隔结构和第二分隔结构之间。本公开实施例通过设置隔离结构，在去除第一分隔结构周围的牺牲层时，隔离结构有利于阻挡刻蚀液流入第二分隔结构所在的区域内，同时，在去除第二分隔结构周围的牺牲层时，隔离结构有利于阻挡刻蚀液流入第一分隔结构所在的区域内，进而有利于缩短第一区内过渡区的延伸长度，延长第一区的有效存储区的延伸长度，提高三维存储器的存储容量。此处，“过渡区”可以是指隔离结构与第二区之间的区域。
9.在一些实施例中，所述隔离结构包括隔离柱和围绕所述隔离柱设置的多个隔离层；沿垂直于所述介质层的方向，所述隔离柱贯穿所述堆叠结构，所述隔离层与所述介质层交替层叠设置，且一个所述隔离层与一个所述栅极层同层设置。
10.在一些实施例中，所述第一分隔结构靠近所述第二分隔结构的一端伸入所述隔离层，和/或，所述第二分隔结构靠近所述第一分隔结构的一端伸入所述隔离层。
11.在一些实施例中，所述隔离柱沿第一方向的宽度小于或者等于所述第一分隔结构沿所述第一方向的宽度的1.5的倍数值；所述第一方向与所述栅线缝隙结构的延伸方向垂
直，且与所述栅极层平行。
12.在一些实施例中，所述隔离层沿第一方向的宽度大于或者等于所述第一分隔结构沿所述第一方向的宽度；所述第一方向与所述栅线缝隙结构的延伸方向垂直，且与所述栅极层平行。
13.在一些实施例中，所述隔离层沿第一方向的宽度的一半小于相邻两个所述第一分隔结构之间的中心距离的一半；所述第一方向与所述栅线缝隙结构的延伸方向垂直，且与所述栅极层平行。
14.在一些实施例中，所述栅线缝隙结构的数量为多个，多个所述栅线缝隙结构相互平行设置。
15.在一些实施例中，至少两个所述隔离结构沿第一方向错开设置，错开设置的两个所述隔离结构沿第二方向的距离的取值范围为50nm-250nm；
16.所述第一方向与所述栅线缝隙结构的延伸方向垂直，且与所述栅极层平行；所述第二方向与所述栅线缝隙结构的延伸方向平行；
17.在一些实施例中，任一所述隔离结构与所述第二区之间的距离的取值范围为50nm-750nm。
18.在一些实施例中，所述栅极层围绕所述隔离结构设置，且所述栅极层由所述第一区延伸至所述第二区。
19.在一些实施例中，还包括：所述第一区包括多个沟道结构，所述沟道结构贯穿所述堆叠结构；所述第二区包括多个接触结构，所述接触结构贯穿部分所述堆叠结构；一个所述接触结构与一个所述栅极层电性连接。
20.另一方面，提供一种半导体结构的制备方法，包括：形成堆叠结构，所述堆叠结构包括交替层叠设置的栅极层和介质层；所述堆叠结构包括第一区以及与所述第一区相邻接的第二区；形成隔离结构，所述隔离结构位于所述第一区；形成第一分隔结构和第二分隔结构，所述隔离结构位于所述第一分隔结构和所述第二分隔结构之间；所述第一分隔结构、所述第二分隔结构以及所述隔离结构共同构成栅线缝隙结构，所述栅线缝隙结构由所述第一区延伸至所述第二区，且贯穿所述堆叠结构。
21.在一些实施例中，所述形成堆叠结构，包括：形成叠层结构，所述叠层结构包括交替层叠设置的牺牲层和介质层；所述形成隔离结构，包括：形成牺牲孔，所述牺牲孔贯穿所述叠层结构；经由所述牺牲孔，去除部分所述牺牲层，以形成牺牲间隙；在所述牺牲间隙内填充隔离材料以形成隔离层，以及在所述牺牲孔内填充隔离材料以形成隔离柱，所述隔离柱和所述隔离层共同构成所述隔离结构。
22.在一些实施例中，所述形成堆叠结构，包括：在所述隔离结构的一侧形成第二分隔槽，所述第二分隔槽贯穿所述叠层结构，且所述第二分隔槽由所述第一区延伸至所述第二区；经由所述第二分隔槽，将部分所述牺牲层替换为第二部分栅极层；在所述隔离结构的另一侧形成第一分隔槽，所述第一分隔槽贯穿所述叠层结构，且位于所述第一区；经由所述第一分隔槽，将部分所述牺牲层替换为第一部分栅极层；所述第一部分栅极层与所述第二部分栅极层共同构成所述栅极层，所述栅极层与所述介质层共同构成所述堆叠结构。
23.在一些实施例中，所述形成第一分隔结构和第二分隔结构，包括：在所述第一分隔槽内形成第一分隔结构；在所述第二分隔槽内形成第二分隔结构；其中，所述第一分隔结
构、所述第二分隔结构以及所述隔离结构共同构成栅线缝隙结构。
24.在一些实施例中，所述形成堆叠结构，还包括：形成多个沟道孔，位于所述第一区，且贯穿所述叠层结构；形成所述隔离结构之后，形成所述第一分隔槽和所述第二分隔槽之前，还包括：在所述沟道孔内填充沟道材料，以形成沟道结构。
25.在一些实施例中，还包括：形成多个接触孔，位于所述第二区，且贯穿部分所述堆叠结构；在所述接触孔内形成接触结构，所述堆叠结构一个所述接触结构与一个所述栅极层电性连接。
26.又一方面，提供一种三维存储器。所述三维存储器包括如上的一些实施例所述的半导体结构，以及外围器件，该外围器件与所述半导体结构电连接。
27.又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。
28.又一方面，提供一种电子设备，包括如上所述的存储系统。
29.可以理解地，本公开的上述实施例提供的半导体结构的制备方法、三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
30.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
31.图1为相关技术实施例提供的一种三维存储器的结构示意图；
32.图2为本公开实施例提供的一种三维存储器的立体结构示意图；
33.图3为本公开实施例提供的一种半导体结构的结构示意图一；
34.图4为图3中a处的局部放大图；
35.图5为图4中的结构沿剖面线c-c的剖视图；
36.图6为本公开实施例提供的一种半导体结构的结构示意图二；
37.图7为本公开实施例提供的一种半导体结构的制备方法的步骤流程图；
38.图8为本公开实施例提供的一种半导体结构的制备方法中形成的叠层结构的结构示意图；
39.图9为本公开实施例提供的一种半导体结构的制备方法中形成的掩膜层的结构示意图；
40.图10为本公开实施例提供的一种半导体结构的制备方法中形成的牺牲间隙的结构示意图；
41.图11为本公开实施例提供的一种半导体结构的制备方法中形成的隔离结构的结构示意图；
42.图12为本公开实施例提供的一种半导体结构的制备方法中形成的沟道结构的结构示意图；
43.图13为本公开实施例提供的一种半导体结构的制备方法中形成的第一牺牲侧墙和第二牺牲侧墙的结构示意图；
44.图14为本公开实施例提供的一种半导体结构的制备方法中形成的第二分隔槽的结构示意图；
45.图15为本公开实施例提供的一种半导体结构的制备方法中形成的第二空间的结构示意图；
46.图16为本公开实施例提供的一种半导体结构的制备方法中形成的第二牺牲图案的结构示意图；
47.图17为本公开实施例提供的一种半导体结构的制备方法中形成的第三牺牲图案的结构示意图；
48.图18为本公开实施例提供的一种半导体结构的制备方法中形成的第一分隔槽的结构示意图；
49.图19为本公开实施例提供的一种半导体结构的制备方法中形成的第一空间的结构示意图；
50.图20为本公开实施例提供的一种半导体结构的制备方法中形成的第一分隔槽和第二分隔槽的结构示意图；
51.图21为本公开实施例提供的一种半导体结构的制备方法中形成的第一分隔结构和第二分隔结构的结构示意图；
52.图22为本公开实施例提供的一种存储系统的框图一；
53.图23为本公开实施例提供的一种存储系统的框图二。
具体实施方式
54.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
55.在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
56.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
57.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
58.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0059]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0060]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0061]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0062]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0063]
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0064]
在本公开的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0065]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0066]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0067]
术语“三维存储器”是指，在衬底或源极层的主表面上阵列布置，且沿垂直于衬底或源极层的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底或源极层的主表面(即横向表面)。
[0068]
在例如3d nand闪存的三维存储器中，参照图1，存储阵列可以包括核心区ca和连接区ss，核心区ca内设置有多个沟道结构11，连接区ss内设置有多个连接结构12。存储阵列还包括栅极线结构203，栅极线结构203包括位于连接区ss的第一栅极线结构和位于核心区ca的第二栅极线结构。
[0069]
相关技术中，继续参照图1，栅极线结构203的形成包括如下步骤：形成堆叠结构10，堆叠结构10包括交替层叠设置的介质层和牺牲层；形成栅极隔槽，栅极隔槽包括位于连
接区ss的第一隔槽和位于核心区ca的第二隔槽；在第一隔槽内形成第一隔离部；经由第二隔槽，去除牺牲层中位于核心区ca的部分，以形成第二间隙；去除第一隔离部；经由第一隔槽，去除牺牲层中位于连接区ss的部分，以形成第一间隙；在第一间隙和第二间隙内形成栅极层50，栅极层50用于将沟道结构11中各层中的控制栅引出至连接区ss的连接结构12，从而实现读取、擦写、编程等功能；在第一隔槽和第二隔槽内形成栅极线结构203。核心区ca内包括与连接区ss相邻接的过渡区ca1，从而避免在经由第二隔槽去除部分牺牲层的过程中，刻蚀到连接区ss内的接触结构12，同时，还可以避免在经由第一隔槽去除部分牺牲层的过程中，刻蚀到核心区ca内的沟道结构11。然而，相关技术中过渡区ca1的延伸长度较长，使得核心区ca的有效存储区ca2的延伸长度较短，导致存储器的存储容量较小。
[0070]
有鉴于此，本公开实施例提供一种半导体结构及其制备方法、三维存储器。半导体结构包括：由第一区延伸至第二区的栅线缝隙结构，栅线缝隙结构贯穿堆叠结构；栅线缝隙结构包括隔离结构、第一分隔结构和第二分隔结构，隔离结构位于第一区，且位于第一分隔结构和第二分隔结构之间。本公开实施例通过设置隔离结构，在去除第一分隔结构周围的牺牲层时，隔离结构有利于阻挡刻蚀液流入第二分隔结构所在的区域内，同时，在去除第二分隔结构周围的牺牲层时，隔离结构有利于阻挡刻蚀液流入第一分隔结构所在的区域内。相比于相关技术中，通过设置延伸长度较长的过渡区消耗刻蚀液，本公开实施例通过设置隔离结构阻挡刻蚀液的流动，有利于缩短第一区内过渡区的延伸长度，延长第一区的有效存储区的延伸长度，进而提高三维存储器的存储容量。此处，“过渡区”是指第一区内，与第二区相邻接的区域；“有效存储区”是指第一区内，位于过渡区远离第二区的一侧的区域。
[0071]
图2为本公开实施例提供的一种三维存储器的立体结构示意图。需要说明的是，在图2中，三维存储器601在x-y平面中延伸，第一方向x和第二方向y例如是半导体结构200所在平面(例如源极层sl所在平面)中的两个正交方向：第一方向x例如为字线的延伸方向，第二方向y例如为位线的延伸方向。第三方向z垂直于半导体结构200所在平面，即垂直于x-y平面。
[0072]
如本公开所使用的，一个部件(例如层、结构或器件)是在半导体器件(例如三维存储器)的另一部件(例如层、结构或器件)“上”、“上方”还是“下方”，是当衬底或源极层在第三方向z上位于半导体器件的最低平面中时，在第三方向z上相对于半导体器件的衬底或源极层确定的。在整个本公开内容中，应用了相同的概念来描述空间关系。
[0073]
其中，为了更清楚地示出器件的结构，在图2中，展示了核心区ca的视图和连接区ss的视图，核心区ca的视图基于左侧坐标系，连接区ss的视图基于左侧坐标系，即核心区ca的视图展示了沿y方向的截面结构，连接区ss的视图展示了沿x方向的截面结构。
[0074]
本公开实施例提供一种三维存储器601，三维存储器601可以包括半导体结构200。三维存储器601还可以包括与半导体结构200耦接的源极层sl，以及与半导体结构200耦接的外围器件600。外围器件600可以设置在半导体结构200的远离源极层sl的一侧。
[0075]
源极层sl可以包括半导体材料，半导体材料例如为单晶硅、单晶锗、iii-v族化合物半导体材料、ii-vi族化合物半导体材料以及其他合适的半导体材料。源极层sl可以部分或全部被掺杂。示例性地，源极层sl可以包括掺杂区，掺杂区由p型掺杂剂掺杂。源极层sl还可以包括非掺杂区。
[0076]
半导体结构200可以包括阵列设置的存储单元晶体管串(在本文中被称为“存储单
元串640”，例如nand存储单元串640)。源极层sl可以与多个存储单元串640的源端耦接。继续参见图2，在一些实施例中，半导体结构200还可以包括阵列互联层290。阵列互联层290可以与存储单元串640耦接。阵列互联层290可以包括存储单元串640的漏端(即位线)，漏端可以与至少一个存储单元串640中各个晶体管的半导体沟道耦接。
[0077]
阵列互联层290可以包括一个或多个第一层间绝缘层292，还可以包括通过这些第一层间绝缘层292相互绝缘的多个触点，触点例如包括位线触点bl-cnt，与位线耦接；漏端选择栅触点，与漏端选择栅耦接；栅线触点293，与栅极层50耦接。阵列互联层290还可以包括一个或多个第一互联导体层291。第一互联导体层291可以包括多条连接线，例如位线，以及与字线耦接的字线连接线。第一互联导体层291和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第一层间绝缘层292的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，或者也可以是其他合适的材料。
[0078]
外围器件600可以包括外围电路。外围电路被配置为控制和感测阵列器件。外围电路可以是用于支持阵列器件操作(或者说工作)的任何合适的数字、模拟、和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如晶体管、二极管、电阻器或电容器)。外围电路还可以包括与高级逻辑工艺兼容的任何其他电路，包括逻辑电路(例如处理器和可编程逻辑器件(programmable logic device，简称pld)或存储电路(例如静态随机存取存储器(static random-access memory，简称sram))。
[0079]
具体地，在一些实施例中，外围器件600可以包括基板610、设置在基板610上的晶体管620以及设置在基板610上的外围互联层630。外围电路可以包括晶体管620。
[0080]
其中，基板610的材料可以为单晶硅，也可以为其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
[0081]
外围互联层630与晶体管620耦接，以实现在晶体管620与外围互联层630之间传输电信号。外围互联层630可以包括一个或多个第二层间绝缘层631，还可以包括一个或多个第二互联导体层632。不同第二互联导体层632之间可以通过触点耦接。第二互联导体层632和触点的材料可以为导电材料，导电材料例如为钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。第二层间绝缘层631的材料为绝缘材料，绝缘材料例如为氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，也可以是其他合适的材料。
[0082]
外围互联层630可以与阵列互联层290耦接，使得半导体结构200和外围器件600可以耦接。具体地，由于外围互联层630与阵列互联层290耦接，因此，外围器件600中的外围电路可以与半导体结构200中的存储单元串640耦接，以实现外围电路与存储单元串640之间电信号的传输。在一些可能的实现方式中，在外围互联层630和阵列互联层290之间可以设置有粘结界面700，通过粘结界面700，外围互联层630和阵列互联层290可以相互粘接且耦接。
[0083]
图3为本公开实施例提供的一种半导体结构的结构示意图一；图4为图3中a处的局部放大图；图5为图4中的结构沿剖面线c-c的剖视图；图6为本公开实施例提供的一种半导体结构的结构示意图二。基于此，本公开实施例还提供一种半导体结构200。半导体结构200
包括堆叠结构10和栅线缝隙结构20。其中，堆叠结构10可以设置在衬底(图中并未示出)上。值得说明的是，图3、图4、图5以及图6中，第一方向x与栅线缝隙结构20的延伸方向垂直，且与栅极层50平行；第二方向y与栅线缝隙结构20的延伸方向平行；第三方向z垂直于x-y平面。
[0084]
参照图2和图3，堆叠结构10包括交替层叠设置的栅极层50和介质层80。可以理解的是，交替层叠设置是指，栅极层50和介质层80层叠设置，且布置方式采用交替排列；例如，在沿堆叠结构10的底层至顶层的方向上，先设置一层栅极层50，在栅极层50上再设置一层介质层80，然后在介质层80上继续设置一层栅极层50，如此循环交替，形成堆叠结构10。其中，栅极层50/介质层80的叠层的具体数量可根据实际情况进行设定。栅极层50可以由导电材料制成，例如可以包括钨、钴、铜、铝、掺杂硅和/或硅化物中的一种或者多种的组合。介质层80可以由绝缘材料制成，例如可以包括氧化硅、氮化硅、氮氧化硅中的一种或者多种的组合。
[0085]
堆叠结构10包括第一区aa以及与第一区aa相邻接的第二区bb。示例性的，第一区aa包括核心区ca，第二区bb包括连接区ss。
[0086]
为方便介绍，下文以第一区aa为核心区ca，第二区bb为连接区ss为实施例进行说明。第一区aa包括过渡区aa1和有效存储区aa2，过渡区aa1与第二区bb相邻接，过渡区aa1可以位于隔离结构23与第二区bb之间，过渡区aa1可以具有存储功能，也可以部分具有存储功能。有效存储区aa2可以位于过渡区aa1远离第二区bb的一侧。其中，有效存储区aa2具有存储功能。
[0087]
第一区aa内可以包括多个沟道结构11，沟道结构11贯穿堆叠结构10。沟道结构11可以大致为柱状结构，沿垂直于其延伸方向依次设置有阻挡层、存储层、隧穿层、沟道层和填充层。其中，阻挡层可以包括一层，例如，阻挡层包括二氧化硅(sio2)层；阻挡层也可以包括多层，例如，阻挡层包括二氧化硅和氧化铝(al2o3)叠层。存储层可以包括一层，例如，存储层包括氮化硅(sin)层；存储层也可以包括多层，例如，存储层包括氮化硅、氮氧化硅(sion)、氮化硅叠层。隧穿层可以包括多层，例如，隧穿层包括一氧化硅(sio)、氮氧化硅、氧化硅叠层。沟道层的材料可以包括半导体材料，例如，多晶硅和/或单晶硅。填充层的材料可以包括绝缘材料，例如，二氧化硅。
[0088]
值得说明的是，在一些实施例中，第一区aa内还可以设置有多个半导体插塞。在一些示例中，该半导体插塞形成在沟道结构11的底部，即底部seg(selective epitaxy growth，选择性外延生长)；在另一些示例中，该半导体插塞包围沟道结构11靠近衬底的一端的侧壁，即侧壁seg。在一些示例中，半导体插塞包括n型多晶硅，侧壁seg形成了swnn(side wall n-poly/n-sub)结构。在一些实施方式中，swnn(side wall n-poly/n-sub)结构可在对3d存储器件进行擦除操作时生成栅极-感应-漏极-泄漏(gidl)辅助体偏压，因此也被称为“gidl擦除”。本公开实施例所提供的上述发明思想对于上述两种结构均适用。
[0089]
第二区bb内可以设置有多个接触结构12，接触结构12贯穿部分堆叠结构10。参照图2，接触结构12括主体部分121和延伸部分122。其中，一个延伸部分122与一个栅极层50电性连接，且与该栅极层50同层设置。主体部分121与延伸部分122接合，且贯穿堆叠结构10中位于该栅极层50远离源极层一侧的部位。通过上述设置，一个接触结构12与一个栅极层50电性连接，使得接触结构12可以通过栅极层50控制沟道结构11，从而实现读取、擦写、编程
等功能。
[0090]
第二区bb还可以包括多个虚拟沟道结构(图中并未示出)。多个虚拟沟道结构均贯穿堆叠结构10。虚拟沟道结构可以与沟道结构11相同，也可以不同，本公开实施例不做限定。需要说明的是，虚拟沟道结构可以不实际用作存储单元，而是起到为三维存储器提供机械支撑和/或负载平衡的作用。
[0091]
半导体结构200还包括由第一区aa延伸至第二区bb的栅线缝隙结构20，栅线缝隙结构20贯穿堆叠结构10。栅线缝隙结构20包括隔离结构23、第一分隔结构21和第二分隔结构22，隔离结构23位于第一区aa，且位于第一分隔结构21和第二分隔结构22之间。栅线缝隙结构20用于将堆叠结构10分隔成多个块结构(block)。示例性的，第一分隔结构21位于第一区aa，第二分隔结构22由第一区aa向第二区bb延伸。其中，隔离结构23的材质可以包括氮化硅、氧化硅以及氮氧化硅中的一种或者多种的组合。
[0092]
值得说明的是，在堆叠结构10的制备过程中，需要提供有交替层叠设置的牺牲层和介质层80，通过栅线缝隙结构20所在的凹槽将其中的部分牺牲层去除，并替换为栅极层50，进而形成堆叠结构10。也即，堆叠结构10还包括剩余的牺牲层，且牺牲层与栅极层50同层设置。参照图3，位于隔离结构23远离第二区bb一侧的牺牲层可以被全部替换为栅极层50，位于隔离层232靠近第二区bb一侧的牺牲层可以部分替换为栅极层50。例如，栅极层50可以围绕隔离结构23设置，且栅极层50可以由第一区aa延伸至第二区bb，提高第一区aa内的沟道结构11与第二区bb内的接触结构12的电性连接效果，进一步提高半导体结构200的性能。
[0093]
如上述实施例所述，设置过渡区aa1，有利于在通过第一分隔结构21所在的凹槽，去除周围的牺牲层时，防止多余的刻蚀液直接流入第一区aa的沟道结构11处，从而避免刻蚀至沟道结构11；同时，有利于在通过第二分隔结构22所在的凹槽，去除周围的牺牲层时，防止多余的刻蚀液直接流入第二区bb的接触结构12处，从而避免刻蚀至接触结构12，进而有利于提高半导体结构200的性能。
[0094]
在一些实施例中，过渡区aa1可以包括多个虚拟沟道结构11，如上述实施例中所述，虚拟沟道结构可以不实际用作存储单元，以使过渡区aa1不具有存储功能。在一些其他的实施例中，过渡区aa1可以包括多个沟道结构11以及多个虚拟沟道结构，且沟道结构11围绕第二分隔结构22设置，以使部分过渡区aa1可以具有存储功能。
[0095]
综上所述，本公开实施例通过设置隔离结构23，在去除第一分隔结构21周围的牺牲层时，隔离结构23有利于阻挡刻蚀液流入第二分隔结构22所在的区域内，同时，在去除第二分隔结构22周围的牺牲层时，隔离结构23有利于阻挡刻蚀液流入第一分隔结构21所在的区域内。相比于相关技术中，通过设置延伸长度较长的过渡区aa1消耗刻蚀液，本公开实施例通过设置隔离结构23阻挡刻蚀液的流动，有利于缩短第一区aa内过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，使得进而提高三维存储器601的存储容量。
[0096]
参照图3、图4和图5，隔离结构23可以包括隔离柱231和围绕隔离柱231设置的多个隔离层232。沿垂直于介质层80的方向，隔离柱231贯穿堆叠结构10。示例性的，在平行于栅极层50的平面内，隔离柱231的截面形状可以为矩形、梯形或者其他多边形，本实施例对此不进行限定。沿垂直于介质层80的方向，隔离层232与介质层80交替层叠设置，且一个隔离层232与一个栅极层50同层设置。示例性的，在平行于栅极层50的平面内，隔离层232的截面
形状可以包括弧形，本实施例对此不进行限定。通过上述设置，有利于增加隔离结构23与堆叠结构10之间的接触面积，隔离结构23起到粘附作用，避免在去除牺牲层时发生膜层结构之间的剥离，从而有利于提高半导体结构200的性能。
[0097]
值得说明的是，沿垂直于介质层80的方向，隔离柱231与第二分隔槽221之间设置有交替层叠设置的隔离层232和介质层80，该结构为第二子隔离部b2，且第二子隔离部b2与隔离柱231均能起到隔离的作用；隔离柱231与第一分隔槽211之间还具有交替层叠设置的隔离层232和介质层80，该结构为第一子隔离部b1，且第一子隔离部b1与隔离柱231均能起到隔离的作用。
[0098]
第一分隔结构21靠近第二分隔结构22的一端可以伸入隔离层232，和/或，第二分隔结构22靠近第一分隔结构21的一端可以伸入隔离层232。参照图4，隔离结构23的隔离层232设置有第一凹槽233，第一凹槽233的延伸方向与隔离柱231的延伸方向平行，第一凹槽233的开口方向背离第二区bb，第一分隔结构21靠近第二分隔结构22的一端伸入第一凹槽233内，以使第一分隔结构21靠近第二分隔结构22的一端与隔离层232的接触面积增加，有利于提高第一分隔结构21与隔离结构23之间的接合效果。
[0099]
相似地，隔离结构23的隔离层232中还可以设置有与第一凹槽233相对的第二凹槽234，第二凹槽234的延伸方向与隔离柱231的延伸方向平行，第二凹槽234的开口方向靠近第二区bb，第二分隔结构22靠近第一分隔结构21的一端伸入第二凹槽234内，以使第二分隔结构22靠近第一分隔结构21的一端与隔离层232的接触面积增加，有利于提高第二分隔结构22与隔离结构23之间的接合效果。
[0100]
在一些其他的实施例中，第一分隔结构21靠近第二分隔结构22的一端可以直接与隔离层232接合，和/或，第二分隔结构22靠近第一分隔结构21的一端可以直接与隔离层232接合。
[0101]
参照图4，隔离柱231沿第一方向x的宽度h1可以小于或者等于第一分隔结构21沿第一方向x的宽度h2的1.5的倍数值。例如，第一分隔结构21沿第一方向x的宽度h2可以等于第二分隔结构22沿第二方向y的宽度,宽度h2可以为200nm，隔离柱231沿第一方向x的宽度h1可以小于或者等于为300nm。由于沟道结构11设置在第一分隔结构21以及第二分隔结构22边缘，通过限定隔离柱231沿第一方向x的宽度，有利于避免隔离柱231尺寸过大，导致沟道结构11损伤，进而避免沟道结构11发生漏电。
[0102]
参照图4，隔离层232沿第一方向x的宽度h3可以大于或者等于第一分隔结构21沿第一方向x的宽度h2。通过上述设置，隔离层232可以将第一分隔结构21和第二分隔结构22之间隔绝开，在去除第一分隔结构21周围的牺牲层时，隔离结构23有利于阻挡刻蚀液流入第二分隔结构22所在的区域内，同时，在去除第二分隔结构22周围的牺牲层时，隔离结构23有利于阻挡刻蚀液流入第一分隔结构21所在的区域内。通过设置隔离层232沿第一方向x的宽度h3，可以阻挡刻蚀液的流动，有利于缩短第一区aa内过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，使得进而提高三维存储器601的存储容量。
[0103]
参照图3和图4，隔离层232沿第一方向x的宽度h3的一半可以小于相邻两个第一分隔结构21之间的中心距离h4的一半。示例性的，通过上述设置，有利于避免位于相邻两个隔离结构23中的隔离层232接触。值得说明的是，由于隔离层232与栅极层50同层设置，当位于相邻两个隔离结构23中的隔离层232接触时，相邻两个隔离结构23共同构成隔离件，该隔离
件使得位于有效存储区aa2的栅极层50与位于过渡区aa1之间的栅极层50之间断开。可见，隔离层232沿第一方向x的宽度h3的一半可以小于相邻两个第一分隔结构21之间的中心距离h4的一半，有利于保证第一区aa内的沟道结构11与第二区bb内的接触结构12的电性连接效果，进一步提高半导体结构200的性能。
[0104]
同时，通过上述设置，还有利于避免隔离结构23中的隔离层232占据过多的空间，有利于提高有效存储区aa2内的存储容量。
[0105]
栅线缝隙结构20的数量可以为多个，多个栅线缝隙结构20沿第一方向x间隔设置。继续参照附图3，图3中例如可以设置有三个栅线缝隙结构20，三个栅线缝隙结构20可以将堆叠结构10分隔为四个块结构。在一些实施例中，块结构内还可以设置有多个子分隔结构，子分隔结构可以位于第二区bb，多个子分隔结构均沿第二方向y延伸，且沿第二方向y相间隔的排布，从而对第二区bb起到固定支撑的作用，有利于提高半导体结构200的稳固性。
[0106]
在一些实施例中，参照图6，至少两个隔离结构23可以沿第一方向x错开设置。通过将至少两个隔离结构23错开设置，有利于避免错开设置的隔离结构23所在的环境内应力集中，进而避免形成的隔离结构23发生偏移，也即不容易损坏沟道结构11。
[0107]
进一步地，错开设置的两个隔离结构23沿第二方向y的距离d1的取值范围为50nm-250nm。例如，错开设置的两个隔离结构23沿第二方向y的距离d1可以为50nm、150nm或者250nm。错开设置的两个隔离结构23沿第二方向y的距离d1大于或者等于50nm，有利于分散隔离结构23所在的环境内的应力；错开设置的两个隔离结构23沿第二方向y的距离d1小于或者等于250nm，有利于提高半导体结构200的结构紧凑性，缩小过渡区aa1的延伸长度。
[0108]
本实施例中，参照图3，任一隔离结构23与第二区bb之间的距离d2的取值范围为50nm-750nm。相关技术中，参照图1，在去除部分牺牲层的过程中，自停止区p的刻蚀效果较差，容易留下残留物，导致后续填充的效果差，字线与字线之间容易击穿，进而导致漏电风险增加。此处，“自停止区p”是指刻蚀液能够流向的最远边界。本实施例通过控制任一隔离结构23的位置，使得沿第一方向x排布的多个隔离结构23能够构成一分界结构，进而控制刻蚀过程中的自停止区p沿第二方向y的距离，有利于解决刻蚀效果相差过大，进而导致字线与字线之间发生漏电的问题。
[0109]
进一步地，任一隔离结构23与第二区bb之间的距离d2可以为50nm、400nm或者750nm。任一隔离结构23与第二区bb之间的距离d2大于或者等于50mm，有利于保证自停止区p与第二区bb之间具有一定间隔，避免刻蚀液能够流向第二区bb；任一隔离结构23与第二区bb之间的距离d2小于或者等于750mm，有利于缩小过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，提高存储容量。
[0110]
在一些其他的实施例中，隔离结构23还可以沿第一方向x依次排布，有利于进一步提高半导体结构200的规整性，同时，还有利于简化工艺，提高半导体结构200的制备效率。
[0111]
图7为本公开实施例提供的一种半导体结构的制备方法的步骤流程图，图8至图21为本公开实施例的半导体结构在不同制备阶段的结构示意图。请参阅图7，并结合图8至图21；本公开的一些实施例提供了一种半导体结构200的制备方法，该制备方法包括s1至s3。
[0112]
s1、形成堆叠结构，堆叠结构包括交替层叠设置的栅极层和介质层；堆叠结构包括第一区以及与第一区相邻接的第二区。
[0113]
值得说明的是，在形成堆叠结构10之前还可以包括：提供衬底(图中未示出)。其
中，衬底可以包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)和/或任何其他适当材料。在一些示例中，衬底包括硅，例如：单晶硅、多晶硅。
[0114]
图8为本公开实施例提供的一种半导体结构的制备方法中形成的叠层结构102的结构示意图。参照图8，形成堆叠结构10的步骤，包括：形成叠层结构102，叠层结构102包括交替层叠设置的牺牲层和介质层80。其中，牺牲层和介质层80的材料为不同的两种材料，且在相同工艺条件下，牺牲层的刻蚀速度与介质层80的刻蚀速度不同。在一些示例中，牺牲层包括氮化物(例如氮化硅)，介质层80包括氧化物(例如氧化硅)。
[0115]
如上述实施例中所述，叠层结构102也包括第一区aa和第二区bb，且第一区aa包括核心区，第二区bb包括连接区。可以理解的是，图中是以一个第一区aa和一个第二区bb进行示意，但本公开实施例中的叠层结构102并不局限于此，也即，该叠层结构102既可以在一个第一区aa的周边设置一个第二区bb，也可以在两个第一区aa的中间设置一个第二区bb。
[0116]
形成叠层结构102的步骤还包括：形成多个沟道孔101，沟道孔101位于第一区aa，且贯穿叠层结构102。值得说明的是，叠层结构102包括沿第二方向y延伸的多个块结构，每个块结构内设置有多个沟道孔101，沟道孔101用于后续形成沟道结构11。在形成沟道孔101的同时，还可以形成多个接触孔，接触孔位于第二区bb，且贯穿部分堆叠结构10。接触孔用于后续形成接触结构12。
[0117]
在一些实施例中，在形成多个沟道孔101的同时，还可以同步形成多个虚拟沟道孔，多个虚拟沟道孔均贯穿堆叠结构10，且多个虚拟沟道孔位于第二区bb。当然，在其他的一些实施例中，多个虚拟沟道孔还可以位于第一区aa，本实施例对此不做限制。虚拟沟道孔101用于后续形成虚拟沟道结构。
[0118]
本实施例中，在形成叠层结构102以后，还包括：
[0119]
s2、形成隔离结构，隔离结构位于第一区。
[0120]
参照图9至图11，形成隔离结构23的步骤，包括：形成牺牲孔201，牺牲孔201贯穿叠层结构102。示例性的，可以形成多个牺牲孔201，牺牲孔201可以位于块结构之间，且至少两个牺牲孔201沿第一方向x错开设置。当然，在一些其他的实施例中，牺牲孔201还可以沿第一方向x依次排布。
[0121]
图9为本公开实施例提供的一种半导体结构的制备方法中形成的掩膜层30的结构示意图。参照图9，在形成牺牲孔201以后，形成隔离结构23的步骤还包括：形成覆盖叠层结构102顶表面的掩膜层30，且掩膜层30具有掩膜开口301，该掩膜开口301与牺牲孔201重合。
[0122]
图10为本公开实施例提供的一种半导体结构的制备方法中形成的牺牲间隙202的结构示意图。参照图10，在形成掩膜层30以后，形成隔离结构23的步骤还包括：经由牺牲孔201，去除部分牺牲层，以形成牺牲间隙202。例如，可以使用湿法刻蚀工艺去除部分牺牲层。在一些示例中，通过选择对应牺牲层的材料的刻蚀液，在该刻蚀液创造的刻蚀条件下，牺牲层的刻蚀速率大于介质层80的刻蚀速率。
[0123]
图11为本公开实施例提供的一种半导体结构的制备方法中形成的隔离结构23的结构示意图。参照图11，在形成牺牲间隙202以后，形成隔离结构23的步骤还包括：在牺牲间隙202内填充隔离材料以形成隔离层232，以及在牺牲孔201内填充隔离材料以形成隔离柱231，隔离柱231和隔离层232共同构成隔离结构23。示例性的，隔离层232和隔离柱231的材质相同，有利于简化工艺，提高半导体结构200的制作效率。同时，通过填充隔离材料一次性
形成隔离结构23，有利于提高隔离柱231与隔离层232的接合效果，进一步提高隔离结构23的粘附效果。例如，隔离材料例如可以包括氮化硅、氧化硅以及氮氧化硅中的一种或者多种的组合。
[0124]
通过上述工艺形成的隔离结构23，有利于增加隔离结构23与堆叠结构10之间的接触面积，隔离结构23起到粘附作用，避免在去除牺牲层时发生膜层结构之间的剥离，从而有利于提高半导体结构200的性能。
[0125]
图12为本公开实施例提供的一种半导体结构的制备方法中形成的沟道结构11的结构示意图。参照图12，本实施例中，在形成隔离结构23以后，还包括：在沟道孔101内填充沟道材料，以形成沟道结构11。
[0126]
沟道孔101内例如可以依次层叠形成氧化物-氮化物-氧化物-多晶硅(oxide-nitride-oxide-poly，onop)结构。在这种情况下，沟道阻挡层的材料例如可以包括氧化硅，存储层的材料例如可以包括氮化硅，隧穿层的材料例如可以包括氧化硅，沟道层的材料例如可以包括多晶硅。在上述步骤中，还可以采用诸如cvd、pvd或ald等薄膜沉积工艺，在形成有存储层和沟道层的沟道孔内形成填充层，例如氧化硅，上述具有沟道阻挡层、存储层、隧穿层、沟道层和填充层的沟道结构可以称为“onopo”结构。
[0127]
值得说明的是，在形成沟道结构11的同时，可以在虚拟沟道孔内进行填充从而同步形成虚拟沟道结构，也即虚拟沟道结构与沟道结构11完全相同。当然，在一些其他的实施例中，也可以在虚拟沟道孔内填充绝缘材料，也即虚拟沟道结构与沟道结构11不同。
[0128]
参照图12，隔离结构23可以将第一区aa分隔为过渡区aa1和有效存储区aa2。过渡区aa1与第二区bb相邻接，有效存储区aa2位于过渡区aa1远离第二区bb的一侧。其中，有效存储区aa2包括多个沟道结构11，以使有效存储区aa2具有存储功能。
[0129]
在一些实施例中，过渡区aa1可以包括多个虚拟沟道结构11，如上述实施例中所述，虚拟沟道结构可以不实际用作存储单元，以使过渡区aa1不具有存储功能。在一些其他的实施例中，过渡区aa1可以包括多个沟道结构11以及多个虚拟沟道结构，且沟道结构11围绕第二分隔结构22设置，以使部分过渡区aa1可以具有存储功能。
[0130]
本实施例中，参照图13至图18，在形成隔离结构23以后，继续形成堆叠结构10，还包括：在隔离结构23的一侧形成第二分隔槽221，第二分隔槽221贯穿叠层结构102，且第二分隔槽221由第一区aa延伸至第二区bb。
[0131]
图13为本公开实施例提供的一种半导体结构的制备方法中形成的第一牺牲侧墙41和第二牺牲侧墙42的结构示意图。参照图13，形成第二分隔槽221的步骤包括：形成第一牺牲侧墙41和第二牺牲侧墙42，第一牺牲侧墙41位于第一区aa，第二牺牲侧墙42位于第一区aa和第二区bb，第一牺牲侧墙41靠近第二牺牲侧墙42的一端与隔离层232交替层叠设置，第二牺牲侧墙42靠近第一牺牲侧墙41的一端与隔离层232交替层叠设置。
[0132]
图14为本公开实施例提供的一种半导体结构的制备方法中形成的第二分隔槽221的结构示意图。参照图14，在形成第一牺牲侧墙41和第二牺牲侧墙42的同时，还形成具有第一牺牲开口的第一牺牲图案402，第一牺牲开口暴露第二牺牲侧墙42以及部分隔离层232。
[0133]
在一些示例中，形成第一牺牲侧墙41、第二牺牲侧墙42以及第一牺牲图案402的步骤可以包括：去除隔离结构23两侧的部分叠层结构102以形成凹槽，在凹槽内填充牺牲材料401以形成第一牺牲侧墙41和第二牺牲侧墙42，牺牲材料401还覆盖在叠层结构102、第一牺
牲侧墙41、隔离结构23以及第二牺牲侧墙42上。去除部分牺牲材料401，以形成具有第一牺牲开口的第一牺牲图案402，第一牺牲开口暴露出部分隔离层232以及第二牺牲侧墙42。其中，该部分隔离层232与第二牺牲侧墙42交替层叠设置。
[0134]
参照图14，在形成第一牺牲图案402以后，形成第二分隔槽221的步骤还包括：去除第二牺牲侧墙42以及部分隔离层232，以形成第二分隔槽221。也即，去除第一牺牲开口暴露出的第二牺牲侧墙42以及部分隔离层232。在一些示例中，可以使用干法刻蚀工艺去除第二牺牲侧墙42以及部分隔离层232，其中，例如可以通过控制刻蚀的时间，使得刻蚀至衬底。
[0135]
图15为本公开实施例提供的一种半导体结构的制备方法中形成的第二部分栅极层52的结构示意图。参照图15，在形成第二分隔槽221以后，形成堆叠结构10的步骤还包括：经由第二分隔槽221，去除部分牺牲层，以形成第二空间502。
[0136]
由于第二分隔槽221贯穿叠层结构102，叠层结构102中的牺牲层与介质层80均通过第二分隔槽221暴露出来，通过第二分隔槽221可以去除叠层结构102中的部分牺牲层。例如，可以使用湿法刻蚀工艺去除部分牺牲层。在一些示例中，通过选择对应牺牲层的材料的刻蚀液，在该刻蚀液创造的刻蚀条件下，牺牲层的刻蚀速率大于介质层80的刻蚀速率。
[0137]
值得说明的是，隔离柱231与第二分隔槽221之间设置有交替层叠设置的隔离层232和介质层80，该结构为第二子隔离部b2，且第二子隔离部b2也能起到隔离的作用。也即，通过设置隔离结构23，有利于阻挡刻蚀液流入隔离结构23另一侧区域内，进而有利于避免隔离结构23另一侧内的沟道结构11被刻蚀，防止出现沟道结构11漏电的现象。同时，有利于缩短第一区aa内过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，提高存储容量。
[0138]
进一步地，通过设置隔离结构23，有利于阻挡刻蚀液流入隔离结构23另一侧区域内，同时有利于刻蚀液沿第一方向x扩散，提高刻蚀效率，提高半导体结构200的制作效率。
[0139]
本实施例中，在形成第二空间502以后，形成堆叠结构10的步骤还包括：在隔离结构23的另一侧形成第一分隔槽211，第一分隔槽211贯穿叠层结构102，且位于第一区aa。
[0140]
图16为本公开实施例提供的一种半导体结构的制备方法中形成的第二牺牲图案403的结构示意图，图17为本公开实施例提供的一种半导体结构的制备方法中形成的第三牺牲图案223的结构示意图，图18为本公开实施例提供的一种半导体结构的制备方法中形成的第一分隔槽211的结构示意图。
[0141]
参照图16，形成第一分隔槽211的步骤包括：去除部分第一牺牲图案402，以形成具有第二牺牲开口的第二牺牲图案403，第二牺牲开口暴露第一牺牲侧墙41以及部分隔离层232。其中，该部分隔离层232与第二牺牲侧墙42交替层叠设置。参照图17，形成第二牺牲图案403以后，还包括在第二分隔槽221以及第二空间502内形成第三牺牲图案223，第三牺牲图案223起到隔离的效果，防止后续经由第一分隔槽211去除牺牲层时，刻蚀液进入第二分隔槽221内。
[0142]
参照图18，形成第二牺牲图案403以后，去除第一牺牲侧墙41以及部分所述隔离层232，以形成第一分隔槽211。也即，去除第二牺牲开口暴露出的第一牺牲侧墙41以及部分隔离层232。在一些示例中，可以使用干法刻蚀工艺去除第一牺牲侧墙41以及部分隔离层232，其中，例如可以通过控制刻蚀的时间，使得刻蚀至衬底。
[0143]
图19为本公开实施例提供的一种半导体结构的制备方法中形成的第一空间501的
结构示意图。参照图19，在形成第一分隔槽211以后，形成堆叠结构10的步骤还包括：经由第一分隔槽211，去除部分牺牲层，以形成第一空间501。例如，可以使用湿法刻蚀工艺去除部分牺牲层。在一些示例中，通过选择对应牺牲层的材料的刻蚀液，在该刻蚀液创造的刻蚀条件下，牺牲层的刻蚀速率大于介质层80的刻蚀速率。
[0144]
值得说明的是，隔离柱231与第一分隔槽211之间还具有交替层叠设置的隔离层232和介质层80，该结构为第一子隔离部b1，且第一子隔离部b1也能起到隔离的作用。也即，通过设置隔离结构23，有利于阻挡刻蚀液流入隔离结构23另一侧区域内，进而有利于避免隔离结构23另一侧内的沟道结构11被刻蚀，防止出现接触结构12漏电的现象。同时，有利于缩短第一区aa内过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，提高存储容量。
[0145]
图20为本公开实施例提供的一种半导体结构的制备方法中形成的第一分隔槽211和第二分隔槽221的结构示意图。参照图20，在形成堆叠结构10以后，可以去除第三牺牲图案223，以避免影响后续制程，同时形成第一分隔槽211和第二分隔槽221。
[0146]
图21为本公开实施例提供的一种半导体结构的制备方法中形成的第一分隔结构21和第二分隔结构22的结构示意图。参照图21，在形成第一分隔槽211和第二分隔槽221以后，形成堆叠结构10的步骤还包括：在第一空间501与第二空间502内分别形成第一部分栅极层51和第二部分栅极层52；第一部分栅极层51与第二部分栅极层52共同构成栅极层50，栅极层50与介质层80共同构成堆叠结构10。
[0147]
在一些实施例中，可以在第一空间501内依次沉积粘结层和栅导电层，以形成第一部分栅极层51。其中，粘合层用于提高栅导电层与接触的其他结构之间的粘合度，以提高半导体结构200的可靠性。粘合层可以是导电材料，包括金属(例如，钛(ti)、钽(ta)、铬(cr)、钨(w)等)、金属化合物(例如，氮化钛(tinx)、氮化钽(tanx)、氮化铬(crnx)、氮化钨(wnx)等)和金属合金(例如，tisixny、tasixny、crsixny、wsixny等)中的一种或者多种的组合。栅导电层包括导电材料，例如包括钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物中的一种或多种的组合，或者也可以是其他合适的材料。
[0148]
值得说明的是，第一部分栅极层51的结构可以与第二部分栅极层52同步形成，第二部分栅极层52的结构及材质在此不再赘述。
[0149]
本实施例中，在形成堆叠结构10以及隔离结构23以后，还包括：
[0150]
s3、形成第一分隔结构和第二分隔结构，隔离结构位于第一分隔结构和第二分隔结构之间；第一分隔结构、第二分隔结构以及隔离结构共同构成栅线缝隙结构，栅线缝隙结构由第一区aa延伸至第二区bb，且贯穿堆叠结构。
[0151]
参照图21，形成第一分隔结构21和第二分隔结构22的步骤，包括：在第一分隔槽211内形成第一分隔结构21；在第二分隔槽221内形成第二分隔结构22；在一些实施例中，可以在第一分隔槽211和第二分隔槽221内同时进行填充，以同步形成第一分隔结构21和第二分隔结构22。例如可以通过填充绝缘材料、或者依次填充绝缘材料和导电材料，从而形成第一分隔结构21和第二分隔结构22。
[0152]
本实施例中，第一分隔结构21、第二分隔结构22以及隔离结构23共同构成栅线缝隙结构20。例如，栅线缝隙结构20的数量可以为多个，多个栅线缝隙结构20相互平行设置。栅线缝隙结构20用于将堆叠结构10分隔成多个块结构，进而形成多个存储块。
[0153]
值得说明的是，形成第一分隔结构21和第二分隔结构22的同时，还可以同步形成接触结构12。本实施例中，在接触孔内形成接触结构12，堆叠结构10一个接触结构12与一个栅极层50电性连接。连接结构可以通过采用包括但不限于pvd、cvd、ald中一种或多种薄膜沉积工艺在接触孔内沉积导电材料，形成接触结构12。导电材料包括但不限于钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以为其他合适的材料。通过上述工艺步骤，有利于进一步简化工艺，提高制作效率。
[0154]
综上所述，本公开实施例提供的半导体结构200的制备方法，通过先形成隔离结构23，在去除第一分隔结构21周围的牺牲层时，隔离结构23有利于阻挡刻蚀液流入第二分隔结构22所在的区域内，同时，在去除第二分隔结构22周围的牺牲层时，隔离结构23有利于阻挡刻蚀液流入第一分隔结构21所在的区域内，进而有利于缩短第一区aa内过渡区aa1的延伸长度，进而延长第一区aa的有效存储区aa2的延伸长度，提高三维存储器601的存储容量。
[0155]
请参见图22和图23，本公开的一些实施例还提供了一种存储系统60。该存储系统60包括控制器602，和如上的一些实施例的三维存储器601，控制器602耦合至三维存储器601，以控制三维存储器601存储数据。
[0156]
其中，存储系统60可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)封装或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。也就是说，存储系统60可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(virtual reality，简称vr)设备、增强现实(augmented reality，简称ar)设备或者其中具有储存器的任何其他合适的电子设备。
[0157]
在一些实施例中，参见图22，存储系统60包括控制器602和一个三维存储器601，存储系统60可以被集成到存储器卡中。
[0158]
其中，存储器卡包括pc卡(pcmcia，个人计算机存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、存储器棒、多媒体卡(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的任一种。
[0159]
在另一些实施例中，参见图23，存储系统60包括控制器602和多个三维存储器601，存储系统60集成到固态硬盘(solid state drives，简称ssd)中。
[0160]
在存储系统60中，在一些实施例中，控制器602被配置为用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
[0161]
在另一些实施例中，控制器602被配置为用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
[0162]
在一些实施例中，控制器602可以被配置为管理存储在三维存储器601中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器602还可以被配置为控制三维存储器601的操作，例如读取、擦除和编程操作。在一些实施例中，控制器602还可以被配置为管理关于存储在或要存储在三维存储器601中的数据的各种功能，包括坏块管理、垃圾收
集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器602还被配置为处理关于从三维存储器601读取的或者被写入到三维存储器601的数据的纠错码。
[0163]
当然，控制器602还可以执行任何其他合适的功能，例如格式化三维存储器601；例如控制器602可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
[0164]
需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议中的至少一种。
[0165]
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
[0166]
电子设备可以包括上文所述的存储系统60，还可以包括中央处理器cpu(central processing unit，中央处理器)和缓存器(cache)等中的至少一种。
[0167]
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。