半导体结构的制作方法

1.本公开实施例涉及半导体领域，特别涉及一种半导体结构。


背景技术：

2.随着集成电路工艺制程技术的不断发展，为了提高集成电路的集成度，同时提升存储器的工作速度和降低它的功耗，金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)器件的特征尺寸不断缩小，mosfet器件面临一系列的挑战。例如，为了实现器件线宽的减小，半导体结构已经开始由埋置字线结构向环绕式栅极技术晶体管结构(gate-all-around，gaa)方向发展，然而存储器件的集成度主要由单位存储单元所占据的面积确定，即存储容量也受到尺寸的限制。且器件线宽的减小导致相邻的字线或位线之间的距离进一步减小，从而使得相邻的字线或位线之间的寄生电容较大，影响字线或位线性能。
3.如何降低器件线宽并进一步降低寄生电容以及提高集成度，已成为本领域技术人员亟待解决的一个重要问题。


技术实现要素：

4.本公开实施例提供一种半导体结构，至少有利于降低寄生电容以及提高集成度。
5.根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，基底表面具有字线、位线、有源柱以及存储结构；位线沿第一方向延伸，字线沿第二方向延伸，第一方向为垂直基底表面的方向或平行于基底表面的方向中的一者，第二方向为垂直于基底表面的方向或平行于基底表面的方向中的另一者；有源柱，有源柱包括沿平行于基底表面的方向间隔排布的第一有源柱以及第二有源柱，第一有源柱包括沿第三方向依次排布的第一区以及第二区，第二有源柱包括沿第三方向依次排布的第三区以及第四区，第二区与第三区沿平行于基底表面的方向正对；部分存储结构环绕第一有源柱的第一区，部分位线与第二区远离存储结构的一端电连接；部分存储结构环绕第二有源柱的第四区，部分位线与第三区远离存储结构的一端电连接。
6.在一些实施例中，第二区的第一有源柱包括沿第三方向依次排布的第一源漏区、第一沟道区以及第二源漏区，部分位线与第二源漏区的第一有源柱电连接；第三区的第二有源柱包括沿第三方向延伸的第三源漏区、第二沟道区以及第四源漏区，部分位线与第三源漏区的第二有源柱电连接。
7.在一些实施例中，第一方向为垂直于基底表面的方向，第二方向为平行于基底表面的方向，第一沟道区与第二沟道区沿第二方向正对。
8.在一些实施例中，第一有源柱与第二有源柱沿第二方向排布，字线电连接沿第二方向排布的第一有源柱以及第二有源柱；字线环绕第一沟道区以及第二沟道区。
9.在一些实施例中，沿第三方向，与第一有源柱电连接的位线与字线的间距小于等于第一有源柱的靠近位线一侧的端部与字线侧面的宽度。
10.在一些实施例中，第一有源柱环绕部分位线；或者，位线环绕部分第一有源柱。
11.在一些实施例中，沿第三方向，与第二有源柱电连接的位线与字线的间距小于等于第二有源柱的靠近位线一侧的端部与字线侧面的宽度。
12.在一些实施例中，第一方向为平行于基底表面的方向，第二方向为垂直于基底表面的方向；第二源漏区与第三源漏区沿第一方向正对。
13.在一些实施例中，第一有源柱与第二有源柱沿第一方向排布，位线电连接沿第一方向排布的第一有源柱以及第二有源柱。
14.在一些实施例中，第一有源柱环绕字线，第二有源柱环绕字线。
15.在一些实施例中，沿第一方向，字线的宽度为有源柱宽度的1/3倍～2/3倍。
16.在一些实施例中，沿平行于基底表面的方向，第一有源柱与第二有源柱等间距排布。
17.在一些实施例中，第一有源柱沿垂直于基底表面的方向排布，相邻的第一有源柱沿垂直于基底表面的方向的第一间距大于相邻的第一有源柱与第二有源柱的第二间距。
18.在一些实施例中，第一有源柱沿垂直于基底表面的方向排布，相邻的第一有源柱沿垂直于基底表面的方向的第一间距大于等于3倍的相邻的第一有源柱与第二有源柱的第二间距。
19.在一些实施例中，字线包括第一字线与第二字线；沿第一方向，第一字线与第二字线分别位于第一有源柱的相对的两侧；沿第一方向，第一字线与第二字线分别位于第二有源柱相对的两侧。
20.本公开实施例提供的技术方案至少具有以下优点：
21.本公开实施例提供的技术方案中，位线沿第一方向延伸，字线沿第二方向延伸，第一方向为垂直基底表面的方向或平行于基底表面的方向中的一者，第二方向为垂直于基底表面的方向或平行于基底表面的方向中的另一者，存储结构环绕第一有源柱的第一区以及第二有源柱的第四区，可以通过在衬底之上以三维方式层叠晶体管和电容器来提高3d存储器件的集成度，进而提高半导体结构的存储密度。第一有源柱的第一区以及第二有源柱的第四区的支撑区可以作为存储结构的支撑，存储结构可以为一个晶体管对应一个电容结构(1t-1c)，在有限的器件单元面积内，最大程度的增加存储结构的所占据的面积，有利于提高存储密度，进而提高集成度。当位线分别与第一有源柱的第二区的端部以及第三区的第二有源柱的端部电连接，位线呈现错位排布趋势，拉大了相近位线之间的间距，降低寄生电容，进而提高半导体结构的读写速度；或者字线呈现错位排布趋势，增加相邻字线之间的间距，从而降低寄生电容。
附图说明
22.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1为本公开一实施例提供的半导体结构的一种结构示意图；
24.图2为本公开一实施例提供的半导体结构沿a-a’剖面的一种剖面结构示意图；
25.图3为本公开一实施例提供的半导体结构沿b-b’剖面的一种剖面结构示意图；
26.图4为本公开一实施例提供的半导体结构的顶面的一种结构示意图；
27.图5为本公开另一实施例提供的半导体结构的一种结构示意图；
28.图6为本公开另一实施例提供的半导体结构沿a-a’剖面的一种剖面结构示意图；
29.图7为本公开另一实施例提供的半导体结构沿b-b’剖面的一种剖面结构示意图；
30.图8为本公开另一实施例提供的半导体结构的顶面的一种结构示意图；
31.图9为本公开又一实施例提供的半导体结构的一种结构示意图；
32.图10～图31为本公开一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。
具体实施方式
33.由背景技术可知，现有技术的半导体结构存在寄生电容以及集成度欠佳。
34.本公开实施例提供一种半导体结构，通过设置位线沿第一方向延伸，字线沿第二方向延伸，第一方向为垂直基底表面的方向或平行于基底表面的方向中的一者，第二方向为垂直于基底表面的方向或平行于基底表面的方向中的另一者，存储结构环绕第一有源柱的第一区以及第二有源柱的第四区，可以通过在衬底之上以三维方式层叠晶体管和电容器来提高3d存储器件的集成度，进而提高半导体结构的存储密度。第一有源柱的第一区以及第二有源柱的第四区的支撑区可以作为存储结构的支撑，存储结构可以为一个晶体管对应一个电容结构(1t-1c)，在有限的器件单元面积内，最大程度的增加存储结构的所占据的面积，有利于提高存储密度，进而提高集成度。当位线分别与第一有源柱的第二区的端部以及第三区的第二有源柱的端部电连接，位线呈现错位排布趋势，拉大了相近位线之间的间距，降低寄生电容，进而提高半导体结构的读写速度；或者字线呈现错位排布趋势，增加相邻字线之间的间距，从而降低寄生电容。
35.下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
36.图1为本公开一实施例提供的半导体结构的一种结构示意图；图2为本公开一实施例提供的半导体结构沿a-a’剖面的一种剖面结构示意图；图3为本公开一实施例提供的半导体结构沿b-b’剖面的一种剖面结构示意图；图4为本公开一实施例提供的半导体结构的顶面的一种结构示意图；图5为本公开另一实施例提供的半导体结构的一种结构示意图；图6为本公开另一实施例提供的半导体结构沿a-a’剖面的一种剖面结构示意图；图7为本公开另一实施例提供的半导体结构沿b-b’剖面的一种剖面结构示意图；图8为本公开另一实施例提供的半导体结构的顶面的一种结构示意图；图9为本公开又一实施例提供的半导体结构的一种结构示意图。
37.本公开实施例一方面提供一种半导体结构，参考图1至图4，半导体结构包括：基底100，基底100表面具有字线120、位线130、有源柱以及存储结构140；位线130沿第一方向延伸，字线120沿第二方向延伸，第一方向为垂直基底100表面的方向z，第二方向为平行于基
底100表面的方向y；有源柱，有源柱包括沿平行于基底100表面的方向y间隔排布的第一有源柱111以及第二有源柱112，第一有源柱111包括沿第三方向x依次排布的第一区121以及第二区122，第二有源柱112包括沿第三方向x依次排布的第三区123以及第四区124，第二区122与第三区123沿平行于基底100表面的方向y正对；部分存储结构140环绕第一有源柱111的第一区121，且与第二区122的第一有源柱111靠近第一区121的一端连接，部分位线130与第二区122远离存储结构140的一端电连接；部分存储结构140环绕第二有源柱112的第四区124，且与第三区123的第二有源柱112靠近第四区124的一端连接，部分位线130与第三区123远离存储结构140的一端电连接。
38.在一些实施例中，基底100的材料可以为半导体材料。半导体材料具体可以为硅、锗、锗硅或碳化硅的任意一种。
39.在一些实施例中，第一有源柱111沿第三方向x延伸，第二区122的第一有源柱111包括沿第三方向x依次排布的第一源漏区141、第一沟道区142以及第二源漏区143，部分位线130与第二源漏区143的第一有源柱111电连接；第三区123的第二有源柱112包括沿第三方向x延伸的第三源漏区144、第二沟道区145以及第四源漏区146，部分位线130与第三源漏区144的第二有源柱112电连接。第一沟道区142的第一有源柱111与第二沟道区145的第二有源柱112沿平行于基底100表面的方向y正对，第二源漏区143的第一有源柱111与第四源漏区146的第二有源柱112沿平行于基底100表面的方向y正对，第一源漏区141的第一有源柱111与第三源漏区144的第二有源柱112沿平行于基底100表面的方向y正对。第一有源柱111与第二有源柱112沿平行于基底100表面的方向y排布，字线120电连接沿平行于基底100表面的方向y排布的第一有源柱111以及第二有源柱112；字线120环绕第一沟道区142的第一有源柱111以及第二沟道区145的第二有源柱112。其中，第一源漏区141以及第四源漏区146可以为漏极，第二源漏区143与第三源漏区144为源极，位线130与半导体结构的源极电连接，存储结构140与半导体结构的漏极电连接，存储结构140环绕第一有源柱111的第一区121以及第二有源柱112的第四区124，第一区121以及第四区124作为存储结构140的支撑结构，减少了后续制备存储结构140的支撑层的工艺步骤以及支撑层所占用的面积，反之，可以增加半导体结构的存储面积，提升半导体结构的存储密度以及集成度。
40.在一些实施例中，第二有源柱112的材料可以与第一有源柱111的材料相同，第一有源柱111的材料包括非晶材料。非晶材料内部具有间隙，具有较高的载流子迁移率，可以降低第一有源柱111的厚度，在有限的单元面积内，降低半导体结构的线宽，进一步提高半导体结构的存储密度。非晶材料包括铟镓锌氧化物(igzo)、铟锡氧化物(ito)、铟镓锌锡氧化物(igzto)或氧化铟钨(iwo)中的至少一种。在另一些实施例中，第一有源柱111的材料可以为掺杂的多晶硅、未掺杂的多晶硅非晶硅或单晶硅。其中，掺杂的元素可以为n型元素或者p型元素，n型元素可以为磷(p)元素、铋(bi)元素、锑(sb)元素或砷(as)元素等
ⅴ
族元素，p型元素可以为硼(b)元素、铝(al)元素、镓(ga)元素或铟(in)元素等ⅲ族元素。在又一些实施例中，第二有源柱112的材料可以与第一有源柱111的材料不相同。
41.在一些实施例中，第一有源柱111的第一源漏区141以及第二源漏区143的掺杂元素类型与第一沟道区142的掺杂离子类型不相同，则半导体结构为有结晶体管，此处的“有结”指的是有pn结，即第一有源柱111构成的晶体管中有pn结，是多数载流子作为导电的器件，因而可以避免无少数载流子存储与扩散问题，而且多数载流子速度高，有利于提高半导
体通道的导电性能。在另一些实施中，第一源漏区141内、第一沟道区142以及第二源漏区143内掺杂有相同的掺杂离子，则半导体结构为无结晶体管，此处的“无结”指的是无pn结，即第一有源柱111构成的晶体管中没有pn结。一方面，无需对掺杂区进行额外的掺杂，从而避免了对掺杂区的掺杂工艺难以控制的问题，尤其是随着晶体管尺寸进一步缩小，若额外对掺杂区进行掺杂，掺杂浓度更加难以控制；另一方面，由于器件为无结晶体管，有利于避免采用超陡峭源漏浓度梯度掺杂工艺，在纳米尺度范围内制作超陡峭pn结的现象，因而可以避免掺杂突变所产生的阈值电压漂移和漏电流增加等问题，有利于抑制短沟道效应，在几纳米的尺度范围内仍然可以工作，因而有助于进一步提高半导体结构的集成密度和电学性能。第二有源柱112可以为有结晶体管或无结晶体管。
42.在一些实施例中，沿平行于基底100表面的方向y，第一有源柱111与第二有源柱112等间距排布。如此，可以在同一工艺中制备出第一有源柱111以及第二有源柱112，减少工艺步骤以及用于形成第一有源柱111以及第二有源柱112的掩膜版的数量，从而有利于降低成本。与第一有源柱111电连接的位线130和与第二有源柱112电连接的位线130之间的距离可以在有限的面积内达到最大化，降低相邻位线130之间的寄生电容，有利于提升半导体结构的读写速度。
43.在一些实施例中，第一有源柱111沿垂直于基底100表面的方向z排布，相邻的第一有源柱111沿垂直于基底100表面的方向z的第一间距d1大于相邻的第一有源柱111与第二有源柱112的第二间距d2。在形成环绕第一沟道区142与第二沟道区145的字线120时，可以快速形成沿平行于基底100表面的方向y延伸的字线120，环绕第一沟道区142的字线120与环绕第二沟道区145的字线120之间可以紧密连接或者缝隙较小，从而相邻的晶体管之间的字线120连接良好，降低字线120的工艺复杂度同时避免沉积生长速率过快导致字线120内缺陷过大，从而影响字线120的电学性能，间距较大的区域用于形成空气间隙或者形成相邻字线120之间的隔离层，降低相邻字线120之间的寄生电容影响。进一步地，第一有源柱111沿垂直于基底100表面的方向排布，相邻的第一有源柱111沿垂直于基底100表面的方向的第一间距d1大于等于3倍的相邻的第一有源柱111与第二有源柱112的第二间距d2。同理，第二有源柱112沿垂直于基底100表面的方向排布，相邻的第二有源柱112沿垂直于基底100表面的方向的第三间距大于相邻的第一有源柱111与第二有源柱112的第二间距d2。第二有源柱112沿垂直于基底100表面的方向排布，相邻的第二有源柱112沿垂直于基底100表面的方向的第三间距大于等于3倍的相邻的第一有源柱111与第二有源柱112的第二间距d2。
44.在一些实施例中，沿第三方向x，与第一有源柱111电连接的位线130与字线120的间距小于等于第一有源柱111的靠近位线130一侧的端部与字线120侧面的宽度，用于保证位线130与有源柱之间形成良好的电连接。在一个具体的例子中，位线130的侧面与第一有源柱111的侧面相抵接，位线130与第一有源柱111接触面的面积为第一有源柱111侧面的面积的1/3～3，位线130与第一有源柱111之间的接触面积较大，位线130与第一有源柱111之间的电连接性能越好，从而提升半导体结构的读写速度。在另一个具体的例子中，位线130沿平行于基底100表面的方向y的宽度小于第一有源柱111的宽度，第一有源柱111环绕部分位线130；或者，位线130沿平行于基底100表面的方向y的宽度大于第一有源柱111的宽度，环绕部分第一有源柱111。同理，沿第三方向x，与第二有源柱112电连接的位线130与字线120的间距小于等于第二有源柱112的靠近位线130一侧的端部与字线120侧面的宽度。
45.在一些实施例中，位线130沿垂直基底100表面的方向z延伸，位线130为金属位线，位线130的材料可以为钨、铜、钼以及银等金属，金属自身的电阻小，有利于提高位线130与第一有源柱111的导电能力。在另一些实施例中，位线130可以为半导体位线，半导体位线的材料可以为硅、锗、锗硅、碳化硅或者多晶硅。且半导体位线内掺杂有与位线130电连接的第一有源柱111或第二有源柱112相同的掺杂元素类型，掺杂元素可以作为载流子，可以提高位线130内与第一有源柱111或第二有源柱112之间的载流子的迁移和扩散，有利于提高位线130与第一有源柱111或第二有源柱112的导电能力。
46.在一些实施例中，字线120作为半导体结构的栅极，字线120环绕第一沟道区142的第一有源柱111以及第二沟道区145的第二有源柱112，即半导体结构为gaa结构，gaa结构可以实现栅极对半导体的沟道区的四面包裹，可以很大程度上解决栅极间距尺寸减小后导致的漏电流、电容效应以及短沟道效应等问题，减少了字线120在垂直方向上的占用面积，有利于增强栅极控制性能以及提高半导体结构的集成度。
47.在一些实施例中，字线120的材料为金属钨、钽、钼、氮化钛或者氮化钽的任意一种，形成金属栅线。在另一些实施例中，字线120的材料为掺杂的多晶硅，由于多晶硅与作为沟道的有源柱的材料的能隙相近，而且可以通过控制掺杂浓度改变多晶硅的功函数，有利于降低栅极与沟道区的有源柱之间的阈值电压。掺杂的多晶硅的掺杂元素类型与沟道区的有源柱的掺杂元素类型相同或者不同。
48.在一些实施例中，存储结构140可以为电容结构，电容结构可以为柱状电容结构或者桶状电容结构，半导体结构可以形成一个晶体管对应一个电容结构(1t-1c)。相邻的电容结构之间具有第一介质层113，第一介质层113的材料可以包括碳氧化物、硅氧化物、硅氮化物、硅氮氧化物或者其他低介电常数k的材料，如此，可以减少相邻的存储结构140之间的寄生电容容量，降低集成电路的漏电电流以及相邻的存储结构140之间的信号串扰问题，从而允许半导体结构具有更高的集成度。例如，碳氧化物具体可以为碳氧化硅，硅氧化物具体可以为氧化硅，硅氮化物具体可以为氮化硅，硅氮氧化物具体可以为碳氮氧化硅，低介电常数k的材料具体可以为氧化硅或者聚酰亚胺纳米材料。
49.在一些实施例中，存储结构140包括层叠的第一极板、第二介质层以及第二极板。第一极板的材料可以为钛、氮化钛、钌、钴、镍或者钨，第二介质层的材料为氧化硅、氮化硅、高介电常数材料的任意一种或者多种，高介电常数材料可以包括氧化铪、氧化锆、氧化铝、氧化镧、氧化钛、氧化钽、氧化铌或钛酸锶。第二极板的材料可以为钛、氮化钛、钌、钴、镍或者钨。在另一些实施例中，第二极板包括层叠的第一子极板与第二子极板，第一子极板的材料为钛、氮化钛、钌、钴、镍或者钨，第二子极板的材料为掺杂的多晶硅或者为掺杂的多晶硅。
50.在一些实施例中，半导体结构还包括：绝缘层106，绝缘层106位于字线120与位线130之间，绝缘层106还位于字线120与存储结构140之间，起到绝缘隔离的作用。绝缘层106的材料可以为氮化硅、氧化硅或者其他高介电常数k的材料。
51.在一些实施例中，半导体结构还包括栅介质层107以及隔离层108，栅介质层107位于字线120与第一沟道区142的第一有源柱111以及字线120与第二沟道区145的第二有源柱112之间。栅介质层107的材料可以为氧化硅、碳化硅、氮化硅或者其它高介电常数的材料，用于抑制短沟道效应，从而抑制隧穿漏电流等情况。隔离层108位于相邻的有源柱之间，具
体地，隔离层108位于沿垂直于基底100表面的方向z的相邻的字线120之间。隔离层108用于隔离相邻的字线120，避免相邻的字线120之间电连接，出现短路的情况。隔离层108的材料可以为氧化硅或者其他低介电常数的绝缘材料。
52.在一些实施中，沿垂直于基底100表面的方向，字线120沿平行于基底100表面的方向y的长度逐渐减小，形成台阶结构，以便后续形成连接各个字线120的导线结构。
53.上述实施例是以第一方向为垂直基底表面的方向z，第二方向为平行于基底表面的方向y进行表述，本公开另一实施例还提供一种半导体结构，本公开另一实施例提供的半导体结构与前述实施例提供的半导体结构大致相同，主要区别包括第一方向为平行于基底表面的方向y，第二方向为垂直基底表面的方向z，即位线沿平行于基底表面的方向y延伸，字线沿垂直基底表面的方向z延伸。与上述实施例相同的技术特征，在这里不过多赘述。
54.参考图5～图8，半导体结构包括：基底200，基底表面具有字线220、位线230、有源柱以及存储结构240；位线230沿第一方向延伸，字线220沿第二方向延伸，第一方向为平行于基底200表面的方向y，第二方向为垂直基底200表面的方向z；有源柱，有源柱包括沿平行于基底200表面的方向y间隔排布的第一有源柱211以及第二有源柱212，第一有源柱211包括沿第三方向x依次排布的第一区221以及第二区222，第二有源柱212包括沿第三方向x依次排布的第三区223以及第四区224，第二区222与第三区223沿平行于基底200表面的方向y正对；部分存储结构240环绕第一有源柱211的第一区221，且与第二区222的第一有源柱211靠近第一区221的一端连接，部分位线230与第二区222远离存储结构240的一端电连接；部分存储结构240环绕第二有源柱212的第四区224，且与第三区223的第二有源柱212靠近第四区224的一端连接，部分位线230与第三区223远离存储结构240的一端电连接。
55.在一些实施例中，第二源漏区243与第三源漏区244沿平行于基底200表面的方向y正对。第一有源柱211与第二有源柱212沿第一方向排布，任一位线230电连接沿平行于基底200表面的方向y排布的第一有源柱211以及第二有源柱212。通过沿平行于基底200表面的方向y的多个晶体管共用位线230，减小位线230的数量，从而提高半导体结构的集成度。
56.在一些实施例中，第一有源柱211环绕字线220，第二有源柱212环绕字线220。如此，可以增加第一沟道区242以及第二沟道区245的长度，从而很大程度上解决栅极间距尺寸减小后导致的漏电流、电容效应以及短沟道效应等问题。
57.在一些实施例中，沿平行于基底200表面的方向y，字线220的宽度为有源柱宽度的1/3倍～2/3倍，可选地，字线220的宽度为有源柱宽度的1/3倍～1/2倍。字线220的宽度为有源柱宽度的0.36倍、0.41倍、0.43倍或者0.49倍。如此，用于保证第一沟道区242以及第二沟道区245的长度以及字线220的宽度适当，一方面，第一沟道区242以及第二沟道区245的长度可以表示第一有源柱211以及第二有源柱212具有足够的面积用于提供载流子。字线220的面积使得字线具有足够大的控制能力，从而提升半导体结构的稳定性。沿平行于基底200表面的方向y，字线220的宽度为第一有源柱211宽度的1/3倍～2/3倍，字线220的宽度为第二有源柱212宽度的1/3倍～2/3倍。第一有源柱211的宽度与第二有源柱212的宽度可以相同，且第一有源柱211所环绕的字线220的宽度和第二有源柱212所环绕的字线220的宽度可以相同或者不相同。
58.本公开实施例提供的技术方案中，如图1至图4所示，半导体结构包括：基底100，以及位于基底100上的位线130、字线120、有源柱和存储结构140；位线130沿垂直基底100表面
的方向z延伸，字线120沿平行于基底100表面的方向y延伸，(或者如图5至图8所示，位线230沿平行于基底200表面的方向y延伸，字线220沿垂直基底200表面的方向z延伸)，存储结构140环绕第一有源柱111的第一区121以及第二有源柱的第四区124，即可以通过在基底100之上以三维方式层叠晶体管和电容器来提高3d存储器件的集成度，进而提高半导体结构的存储密度。第一有源柱111的第一区121以及第二有源柱的第四区124可以作为存储结构140的支撑，在有限的器件单元面积内，最大程度的增加存储结构140的所占据的面积，有利于提高存储密度。当位线130分别与第一有源柱111的第二区122的端部以及第三区123的第二有源柱112的端部电连接，位线130呈现错位排布趋势，拉大了相近位线130之间的间距，降低寄生电容，进而提高半导体结构的读写速度(或者如图5至图8所示，字线220呈现错位排布趋势，增加相邻字线220之间的间距，从而降低寄生电容)。
59.参考图9，本公开又一实施例提供一种半导体结构，包括：基底300，基底表面具有字线320、位线330、有源柱以及存储结构340；位线330沿第一方向延伸，字线320沿第二方向延伸，第一方向为平行于基底300表面的方向y，第二方向为垂直基底300表面的方向z；有源柱，有源柱包括沿平行于基底300表面的方向y间隔排布的第一有源柱311以及第二有源柱312，第一有源柱311包括沿第三方向x依次排布的第一区321以及第二区322，第二有源柱312包括沿第三方向x依次排布的第三区323以及第四区324，第二区322与第三区323沿平行于基底300表面的方向y正对；部分存储结构340环绕第一有源柱311的第一区321，且与第二区322的第一有源柱311靠近第一区321的一端连接，部分位线330与第二区322远离存储结构340的一端电连接；部分存储结构340环绕第二有源柱312的第四区324，且与第三区323的第二有源柱312靠近第四区324的一端连接，部分位线330与第三区323远离存储结构340的一端电连接。
60.在一些实施例中，字线320包括第一字线325与第二字线326；沿平行于基底300表面的方向y，第一字线325与第二字线326分别位于第一有源柱311的相对的两侧；沿平行于基底300表面的方向y，第一字线325与第二字线326分别位于第二有源柱312相对的两侧。如此，可以不对第一有源柱311以及第二有源柱312进行刻蚀，从而保证了第一有源柱311以及第二有源柱312的完整性，第一有源柱311以及第二有源柱312具有足够的应力以及面积作为存储结构340的支撑层，提高半导体结构的稳定性。第一字线325与第二字线326可以提高栅极对沟道区的控制，从而使得沟道区的关断/导通更灵敏。
61.相应地，本公开一实施例提供一种半导体结构的制备方法，可用于形成上述图1至图4所示的半导体结构。与上述实施例相同或相应的部分，以下将不做详细赘述。
62.图10～图31为本公开一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。其中，图10至图20为本公开一实施例提供的半导体结构的制备方法中各步骤对应沿a-a’剖面的剖面结构示意图，图21至图31为本公开一实施例提供的半导体结构的制备方法中各步骤对应顶面的结构示意图，以下将结合附图对本实施例提供的半导体结构的制备方法进行详细说明。可以理解的是，图5～图9所示的半导体结构的制备方法与图1～图4所示的半导体结构的制备方法(图10～图31)类似，本公开实施例以图1～图4所示的半导体结构的制备方法作为示例说明。
63.参考图10，提供基底100；在基底100表面依次形成交替间隔排布的半导体层102以及第一氧化层101。半导体层102用于后续形成有源柱。
64.在一些实施例中，采用化学沉积工艺或者物理沉积工艺形成半导体层102以及第一氧化层101。半导体层102的材料与第一氧化层101的材料在同一刻蚀工艺具有不同的刻蚀速率。半导体层102的材料包括半导体材料或者非晶材料，第一氧化层101的材料为氧化硅或者氮化硅。
65.参考图21，图形化半导体层102以及第一氧化层101，形成第一凹槽103，第一凹槽103底部露出基底。第一凹槽103可以用于作为沿平行于基底表面方向y相邻的晶体管的隔离区域。具体地，沿b-b’(参考图1)剖面刻蚀半导体层102、第一氧化层101以及部分厚度的基底形成第一凹槽103。采用干法刻蚀工艺形成第一凹槽103。
66.在一些实施例中，第一凹槽103的宽度小于第一氧化层101的厚度，从而保证后续形成的第一有源柱，
67.参考图11以及图22，在第一氧化层101的顶面形成第一掩膜层以及第二掩膜层，第一掩膜层的延伸方向与第二掩膜层的延伸方向相反，且第一掩膜层与第二掩膜层沿平行于基底表面的方向存在重叠区域，重叠区域用于形成晶体管结构。以第一掩膜层与第二掩膜层为掩膜，图形化半导体层102以及第一氧化层101，去除第一掩膜层以及第二掩膜层。
68.参考图12以及图23，形成牺牲层104，牺牲层104填充满第一凹槽103(参考图21)。牺牲层104材料包括氧化物或者多晶硅，氧化物可以包括氧化硅、氧化铝或者氧化钛。
69.参考图13以及图24，刻蚀部分第一氧化层101和牺牲层104，形成暴露基底100以及半导体层102的第二凹槽105，第二凹槽105的延伸方向与第一凹槽103的延伸方向相交，且第二凹槽105的延伸方向与第一凹槽103的延伸方向均平行于基底100表面。
70.具体地，第二凹槽105的延伸方向为平行于基底表面y，第一凹槽103的延伸方向为第三方向x。且第二凹槽105的延伸方向与第一凹槽103的延伸方向相垂直。第二凹槽105可以暴露出半导体层102的端部或者不暴露出半导体的端部。采用干法刻蚀工艺或者湿法刻蚀工艺去除牺牲层104以及第一氧化层101
71.参考图14以及图25，形成绝缘层106，绝缘层106填充满第二凹槽105(参考图11)，绝缘层106位于相邻的半导体层102之间。
72.参考图15以及图26，去除位于绝缘层106之间的牺牲层104以及第一氧化层101，暴露半导体层102的侧面。
73.参考图16以及图27，对暴露的半导体层102(参考图15)进行平滑处理，使半导体层102沿平行于基底100的表面方向y的剖面的形状为椭圆形或者近视椭圆形，可以减少第一有源柱111以及第二有源柱112的表面损伤，降低第一有源柱111以及第二有源柱112的表面缺陷，有利于降低第一有源柱111以及第二有源柱112与后续形成的字线之间的阻抗。在另一些实施例中，可以不对半导体层102(参考图15)进行圆滑处理。
74.在一些实施例中，第一有源柱111包括沿第三方向x依次排布的第一区121以及第二区122，第二有源柱112包括沿第三方向x依次排布的第三区123以及第四区124，第二区122与第三区123沿平行于基底100表面的方向y正对。第二区122的第一有源柱111包括沿第三方向x依次排布的第一源漏区141、第一沟道区142以及第二源漏区143，后续形成的位线与第二源漏区143的第一有源柱111电连接；第三区123的第二有源柱112包括沿第三方向x延伸的第三源漏区144、第二沟道区145以及第四源漏区146，后续形成的位线与第三源漏区144的第二有源柱112电连接。
75.参考图2、图17以及图28，形成栅介质层107，栅介质层107环绕第一有源柱111以及第二有源柱112；形成导电层，导电层环绕栅介质层107，导电层作为字线120。
76.参考图18以及图29，在垂直于基底100表面的方向z上，在字线120之间形成隔离层108。
77.参考图19以及图30，形成通孔109，通孔109暴露出第一有源柱111以及第二有源柱112的侧面。
78.在一些实施例中，形成通孔109的过程中还可以刻蚀部分第一有源柱111以及第二有源柱112，从而使得后续形成的位线与第一有源柱111与第二有源柱112之间的接触面更大。
79.参考图20以及图31，形成位线130，位线130填充满通孔109(参考图19)。位线130与第二源漏区143的第一有源柱111电连接；部分位线130与第三源漏区144的第二有源柱112电连接。
80.参考图1至图4，形成存储结构140，部分存储结构140环绕第一有源柱111的第一区121，且与第二区122的第一有源柱111靠近第一区121的一端连接；部分存储结构140环绕第二有源柱112的第四区124，且与第三区123的第二有源柱112靠近第四区124的一端连接。
81.在一些实施例中，存储结构140为电容结构。存储结构140可以包括多个电容结构，电容结构与有源柱一一对应，即存储单元可以包括具有1t-1c(1个晶体管-1个电容器)结构的三维(3d)dram的存储单元，相邻的电容结构之间具有第一介质层。
82.存储结构140的形成步骤具体地，刻蚀去除剩余的第一氧化层101(参考图10)，形成电容区域，电容区域暴露出部分第一源漏区141的第一有源柱111的表面以及第一区121的第一有源柱111、第四源漏区146的第二有源柱112的表面以及第四区124的第二有源柱112；在电容区域内形成存储结构140以及第一介质层113。
83.本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。