半导体存储装置的制作方法

1.本公开涉及半导体存储装置。


背景技术：

2.已知磁阻变化元件作为非易失性存储器。取决于施加的电压有概率性地进行对磁阻变化元件mtj的写入。通常，使用诸如1.1v系统之类的电源路径能够对大多数磁阻变化元件mtj进行写入。但是，在一些情况下，即使使用诸如1.1v系统之类的电源路径，也可能无法对一些磁阻变化元件mtj进行写入。为了一次对所有的磁阻变化元件mtj进行写入，需要使用诸如1.8v系统之类的电源路径。但是，使用这样的高电压电源路径导致写入余量过大，并进一步导致功耗增加。因此，在现有技术中，在使用诸如1.1v系统之类的低电压系统的电源路径进行写入之后，仅针对写入失败的磁阻变化元件mtj使用诸如1.8v系统之类的高电压系统的电源路径进行写入。例如，在ptl1中公开了这种双系统电源路径的使用。
3.引用列表
4.专利文献
5.ptl1：日本未经检查的专利申请公布no.2018-92696


技术实现要素：

6.顺便提及，在使用上述双系统电源路径的情况下，可能会发生功率损失。因此，希望提供一种不太可能发生功率损失的半导体存储装置。
7.本公开的实施例的半导体存储装置包括双系统电源路径以及连接电源路径的连接路径。每个电源路径包括串联耦接的功率栅极晶体管和电流源晶体管。连接路径连接各个电源路径的在电流源晶体管的一侧的端部。半导体存储装置进一步包括存储元件以及插入在连接路径与存储元件之间的开关元件。在设置于双系统电源路径当中的低侧路径的电流源晶体管中，背栅耦接到内部节点。
8.在本公开的实施例的半导体存储装置中，在设置于双系统电源路径当中的低侧路径(在下文中，称为“低侧电源路径”)的电流源晶体管(在下文中，称为“低侧电流源晶体管”)中，背栅耦接到内部节点。这使得可以抑制以下现象(well-forward)，在这种现象中，当双系统电源路径当中的高侧路径(在下文中，称为“高侧电源路径”)开始供应电流时，由于在低侧电流源晶体管的背栅处出现正向偏置，因此无意的电流流到低侧电流源晶体管。
附图说明
9.图1是图示根据实施例的信息处理系统的功能块的示例的图。
10.图2是图示图1中的存储器单元阵列部的功能块的示例的图。
11.图3是图示图2中的存储器单元阵列的电路构成的示例的图。
12.图4是图示图2中的bl/sl驱动器的功能块的示例的图。
13.图5是图示图4中的写入驱动器的电路构成的示例的图。
14.图6是图示图5中的写入驱动器的低侧电源路径的截面构成的示例的图。
15.图7是图示从图4中的写入驱动器中的低侧电源路径供应电流的状态的图。
16.图8是图示从图4中的写入驱动器中的高侧电源路径供应电流的状态的图。
17.图9是图示从根据比较例的写入驱动器中的低侧电源路径供应电流的状态的图。
18.图10是图示从根据比较例的写入驱动器中的低侧电源路径供应电流的状态的图。
19.图11是图示图10中的写入驱动器中出现well-forward的状态的图。
20.图12是图示图4中的写入驱动器的电路构成的变形例的图。
21.图13是图示图4中的写入驱动器的电路构成的变形例的图。
22.图14是图示图13中的写入驱动器的低侧电源路径的截面构成的示例的图。
23.图15是图示图4中的写入驱动器的电路构成的变形例的图。
24.图16是图示图4中的写入驱动器的电路构成的变形例的图。
25.图17是图示图4中的写入驱动器的电路构成的变形例的图。
26.图18是图示附加地设置于图1中的bl/sl驱动器的复制电路的电路构成的示例的图。
具体实施方式
27.在下文中，参考附图详细描述用于实施本公开的方式。应当注意，在本说明书和附图中，通过分配相同的附图标记，省略了对于基本上具有相同功能构成的组件的重复描述。
28.《实施例》
29.[构成]
[0030]
图1图示了根据实施例的信息处理系统的功能块的示例。信息处理系统包括主机计算机100和存储器装置200。存储器装置200包括存储器控制器300、一个或多个存储器单元阵列部400以及电源电路500。需要注意的是，图1举例说明了设置一个存储器单元阵列部400的状态。该存储器单元阵列部400对应于本公开的“半导体存储装置”的具体示例。
[0031]
(主机计算机100)
[0032]
主机计算机100控制存储器装置200。具体而言，主机计算机100发出指定要访问的逻辑地址的命令，并将该命令或数据供应给存储器装置200。主机计算机100接收从存储器装置200输出的数据。这里，命令旨在控制存储器装置200，并且包括例如命令处理写入数据的写入命令、命令处理读取数据的读取命令或者命令处理擦除数据的复位命令。此外，逻辑地址是在由主机计算机100定义的地址空间中当主机计算机100访问存储器装置200时为每个访问单位区域分配的地址。
[0033]
(存储器控制器300)
[0034]
存储器控制器300控制一个或多个存储器单元阵列部400。存储器控制器300从主机计算机100接收指定逻辑地址的写入命令。此外，存储器控制器300根据写入命令对写入数据执行处理。在该写入处理中，逻辑地址被转换为物理地址，并且数据被写入到物理地址中。这里，物理地址是在存储器控制器300访问一个或多个存储器单元阵列部400时为每个访问单位在一个或多个存储器单元阵列部400中分配的地址。当接收到指定逻辑地址的读取命令时，存储器控制器300将逻辑地址转换为物理地址，并且从物理地址读取数据。然后，存储器控制器300将该读取数据作为读取数据输出到主机计算机100。此外，当从主机计算
机100接收到指定逻辑地址的复位命令时，存储器控制器300将逻辑地址转换为物理地址，并且擦除写入到物理地址中的数据。
[0035]
(电源电路500)
[0036]
电源电路500向一个或多个存储器单元阵列部400供应期望的电压。例如，电源电路500向后面描述的行驱动器22供应在写入、读取或复位时使用的电压等。电源电路500向后面描述的列驱动器23供应在写入、读取或复位时使用的电压等。
[0037]
(存储器单元阵列部400)
[0038]
接下来，给出了存储器单元阵列部400的描述。图2图示了存储器单元阵列部400的功能块的示例。存储器单元阵列部400是由例如半导体芯片构成的。存储器单元阵列部400包括例如控制电路10、驱动电路20和存储器单元阵列30。控制电路10和驱动电路20各自对应于本公开的“控制电路”的具体示例。例如，控制电路10与存储器控制器300交换命令、写入数据和读取数据。例如，控制电路10根据写入命令将数据写入到存储器单元阵列30中，并根据读取命令从存储器单元阵列30读取数据。此外，例如，控制电路10根据复位命令擦除存储器单元阵列30中的预定位置处的数据。
[0039]
(存储器单元阵列30)
[0040]
图3图示了存储器单元阵列30的电路构成的示例。存储器单元阵列30例如是所谓的stt-mram(自旋转移扭矩磁随机存取存储器)。存储器单元阵列30包括多个存储器单元mc。存储器单元mc包括磁阻变化元件mtj和控制流到磁阻变化元件mtj的电流的开关元件se。
[0041]
磁阻变化元件mtj例如是包括磁隧道结的存储元件。磁阻变化元件mtj包括例如固定层(rl)和自由层(fl)，并且包括固定层(rl)与自由层(fl)之间的超薄隧道绝缘膜层。在磁阻变化元件mtj中，通过改变自由层(fl)的磁化方向来重写存储的数据(电阻值)。在磁阻变化元件mtj中，当自由层(fl)的磁化方向改变时，自旋取向一致的电子被注入到磁阻变化元件mtj中。注入的电子的自旋取向与自由层(fl)的电子自旋取向相反，因此注入的电子的自旋的扭矩充当移动自由层(fl)的电子自旋的扭矩，从而最终反转自由层(fl)的电子自旋的取向(磁化反转)。
[0042]
存储器单元阵列30包括例如多条字线wl、多条位线bl、针对字线wl和位线bl彼此对置的各个位置逐一布置的多个存储器单元mc、以及多条源极线sl。图3图示了其中存储器单元mc布置在三条位线bl0、bl1和bl2以及三条字线wl0、wl1和wl2的各个交叉点处的示例。此外，图3图示了其中三条源极线sl0、sl1和sl2被逐一布置在各个存储器单元列的示例。要注意的是，位线bl、字线wl、存储器单元mc和源极线sl的布置和数量不限于图示的示例。
[0043]
在存储器单元阵列30中，可以将数据写入到由从外部输入的地址指定的存储器单元mc中。此外，可以读取存储在由地址输入指定的存储器单元mc中的数据。存储在存储器单元mc中的数据值是由磁阻变化元件mtj的电阻状态来区分的。例如，高电阻状态被区分为“0”，而低电阻状态被区分为“1”。
[0044]
(驱动电路20)
[0045]
接下来，对驱动电路20进行描述。如图2中所示，驱动电路20包括例如定时控制电路21、行驱动器22和列驱动器23。
[0046]
定时控制电路21向行驱动器22和列驱动器23输出信号以控制改变输出电压的定
时。定时控制电路21例如通过将第一控制信号设定为高而将行驱动器22的输出电压设定为在写入、读取和复位时使用的电压。定时控制电路21例如通过将第一控制信号设定为低而将行驱动器22的输出电压设定为在非写入、非读取和非复位时使用的电压。定时控制电路21例如通过将第二控制信号和第三控制信号中的每一个设定为高而将列驱动器23的输出电压设定为在写入时使用的电压。定时控制电路21例如通过将第二控制信号设定为高并将第三控制信号设定为低而将列驱动器23的输出电压设定为在非写入、非读取和非复位时使用的电压。定时控制电路21例如通过将第二控制信号和第三控制信号中的每一个设定为低而将列驱动器23的输出电压设定为在复位时使用的电压。
[0047]
行驱动器22包括在进行写入、读取或复位操作时以写入、读取或复位操作所需的预定电压驱动每条字线wl的电路。行驱动器22耦接到存储器单元阵列30的每条字线wl，并借助于从地址线输入的行地址来选择对应的字线wl。行驱动器22向选定的字线wl输出写入、读取或复位操作所需的预定电压。
[0048]
列驱动器23包括以下电路(例如，后面描述的写入驱动器23a)，该电路在进行写入数据“1”的操作时，即在进行将存储器单元mc的磁阻变化元件mtj从高电阻状态改变为低电阻状态的写入(复位)操作时，以复位操作所需的预定电压驱动耦接到要写入数据“1”的存储器单元mc的位线bl。也就是说，列驱动器23通过将磁阻变化元件mtj从高电阻状态改变为低电阻状态来擦除存储器单元mc中的数据。列驱动器23进一步包括以下电路(例如后面描述的写入驱动器23a)，该电路在进行写入数据“0”的操作时，即在进行将存储器单元mc的磁阻变化元件mtj从低电阻状态改变为高电阻状态的写入(设定)操作时，以设定操作所需的预定电压驱动耦接到要写入数据“0”的存储器单元mc的位线bl。也就是说，电压控制电路24通过将磁阻变化元件mtj从低电阻状态改变为高电阻状态来写入存储在存储器单元mc中的数据。电压控制电路24进一步包括以下电路，该电路在进行读取数据的操作时，以不重写数据的预定电压驱动耦接到读取数据的存储器单元mc的位线bl。也就是说，电压控制电路24读取存储在存储器单元mc中的数据而不改变磁阻变化元件mtj的电阻状态。
[0049]
列驱动器23包括以下电路(例如，后面描述的写入驱动器23a)，该电路在进行复位操作时将耦接到进行复位操作的存储器单元mc的源极线sl驱动到具有复位操作所需的预定电压。列驱动器23进一步包括以下电路(例如，后面描述的写入驱动器23a)，该电路在进行设定操作时将耦接到进行设定操作的存储器单元mc的源极线sl驱动到具有设定操作所需的预定电压。列驱动器23进一步包括以下电路，该电路在进行读取操作时将耦接到进行读取操作的存储器单元mc的源极线sl驱动到具有读取操作所需的预定电压。
[0050]
列驱动器23耦接到存储器单元阵列30的每条位线bl，并且借助于从地址线输入的列地址来选择对应的位线bl。列驱动器23向选定的位线bl输出写入、读取或复位操作所需的预定电压。
[0051]
图4图示了列驱动器23的功能块的示例。列驱动器23包括例如多个写入驱动器23a和多个感测放大器23b。例如，为耦接到存储器单元mc的两端的各组位线bl和源极线sl逐一设置写入驱动器23a。例如，为耦接到存储器单元mc的两端的各组位线bl和源极线sl逐一设置感测放大器23b。写入驱动器23a的输出端耦接到一组位线bl和源极线sl的一端。感测放大器23b的输入端耦接到源极线sl的一端。
[0052]
图4图示了其中为一组位线bl0和源极线sl0设置写入驱动器23a0和感测放大器
23b0的示例。写入驱动器23a0的输出端耦接到一组位线bl0和源极线sl0的一端。感测放大器23b0的输入端耦接到源极线sl0的一端。
[0053]
列驱动器23进一步包括例如为各个位线bl逐一设置的多个列开关元件swb以及为各个源极线sl逐一设置的多个列开关元件sws。列开关元件swb插入到位线bl的在写入驱动器23a一侧的端部。列开关元件sws插入到源极线sl的在写入驱动器23a一侧的端部。开关元件swb插入到位线bl的在与写入驱动器23a相反一侧的端部。开关元件sws插入到源极线sl的在与写入驱动器23a相反一侧的端部。
[0054]
图4图示了其中列开关元件swb0插入到位线bl的在写入驱动器23a0一侧的端部并且列开关元件sws0插入到源极线sl的在写入驱动器23a0一侧的端部的示例。此外，图4图示了其中开关元件swb0插入到位线bl0的与写入驱动器23a0相反一侧的端部并且开关元件sws0插入到源极线sl0的与写入驱动器23a0相反一侧的端部的示例。
[0055]
写入驱动器23a经由列开关元件swb耦接到多个存储器单元mc的磁阻变化元件mtj。写入驱动器23a经由列开关元件sws进一步耦接到多个存储器单元mc的开关元件se。图4图示了其中写入驱动器23a0经由列开关元件swb0耦接到多个存储器单元mc的磁阻变化元件mtj的示例。此外，图4图示了其中写入驱动器23a0经由列开关元件sws0耦接到多个存储器单元mc的开关元件se的示例。
[0056]
图5图示了写入驱动器23a的功能块的示例。写入驱动器23a包括例如双系统电源路径cs_h和cs_l。在双系统电源路径cs_h和cs_l当中，电源路径cs_h是耦接到被施加具有相对高电压(例如，1.8v)的电源电压vddh的布线的高侧电源路径。在双系统电源路径cs_h和cs_l当中，电源路径cs_l是耦接到被施加具有相对低电压(例如，1.1v)的电源电压vddl的布线的低侧电源路径。
[0057]
写入驱动器23a进一步包括例如连接路径cn，该连接路径cn连接双系统电源路径cs_h和cs_l的在与被施加电源电压vddh和vddl的布线的一侧相反的一侧的端部。开关元件swb或开关元件sws插入在连接路径cn与存储器单元mc(磁阻变化元件mtj)之间。
[0058]
电源路径cs_h包括串联耦接的功率栅极晶体管pg_h和电流源晶体管neck_h。功率栅极晶体管pg_h被部署为靠近被施加电源电压vddh的布线，并且电流源晶体管neck_h被部署为远离被施加电源电压vddh的布线。在功率栅极晶体管pg_h中，源极耦接到被施加电源电压vddh的布线，并且漏极耦接到电流源晶体管neck_h的源极。电源电压vddh施加到功率栅极晶体管pg_h的背栅。在电流源晶体管neck_h中，源极耦接到功率栅极晶体管pg_h的漏极，并且漏极耦接到连接路径cn。电源电压vddl施加到电流源晶体管neck_h的背栅。
[0059]
电源路径cs_l包括串联耦接的功率栅极晶体管pg_l和电流源晶体管neck_l。功率栅极晶体管pg_l被部署为靠近被施加电源电压vddl的布线，并且电流源晶体管neck_l被部署为远离被施加电源电压vddl的布线。在功率栅极晶体管pg_l中，源极src1耦接到被施加电源电压vddl的布线，并且漏极drn1耦接到电流源晶体管neck_l的源极src2。电源电压vddh施加到功率栅极晶体管pg_h的背栅bg1。在电流源晶体管neck_l中，源极src2耦接到功率栅极晶体管pg_l的漏极drn1，并且漏极drn2耦接到连接路径cn。电流源晶体管neck_l的背栅bg2耦接到漏极drn2(内部节点)。
[0060]
图6图示了电源路径cs_l的截面构成的示例。功率栅极晶体管pg_l是例如p沟道型mosfet(薄膜晶体管)。此时，在功率栅极晶体管pg_l中，源极src1和漏极drn1各自由p型半
导体构成，并且源极src1和漏极drn1形成在n阱(n型半导体)内，源极src1和漏极drn1之间有预定的间隙。n阱用作背栅bg1。栅极绝缘膜与n阱的在源极src1与漏极drn1之间的区域接触，并且栅极gt1被部署为与n阱对置，栅极绝缘膜插在栅极gt1与n阱之间。p沟道形成在n阱的与栅极gt1对置的区域中，栅极绝缘膜插在栅极gt1与n阱之间。
[0061]
电流源晶体管neck_l例如是p沟道型mosfet(薄膜晶体管)。此时，在电流源晶体管neck_l中，源极src2和漏极drn2各自由p型半导体构成，并且源极src2和漏极drn2形成在n阱(n型半导体)内，源极src2和漏极drn2之间有预定的间隙。n阱用作背栅bg2。栅极绝缘膜与n阱的在源极src2与漏极drn2之间的区域接触，并且栅极gt2被部署为与n阱对置，栅极绝缘膜插在栅极gt2与n阱之间。p沟道形成在n阱的与栅极gt2对置的区域中，栅极绝缘膜插在栅极gt2与n阱之间。
[0062]
例如，功率栅极晶体管pg_l和电流源晶体管neck_l各自形成在p型半导体层中。p型半导体层将功率栅极晶体管pg_l的n阱和电流源晶体管neck_l的n阱彼此电分离。功率栅极晶体管pg_l的漏极drn1和电流源晶体管neck_l的源极src2经由布线l1彼此电耦接。电流源晶体管neck_l的漏极drn2和背栅bg2经由布线l2彼此电耦接，并且经由布线l2耦接到列开关元件swb和sws。例如，对上述的p型半导体层施加0v。
[0063]
[写入操作]
[0064]
接下来，给出了写入操作的示例的描述。在从控制电路10输入的控制信号和从定时控制电路输入的控制信号的基础上，写入驱动器23a控制功率栅极晶体管pg_h和pg_l、电流源晶体管neck_h和neck_l以及列开关元件swb和sws，从而允许选择双系统电源路径cs_h和cs_l当中的一个。此外，使从选定的电源路径供应的电流经由列开关元件swb和sws流到磁阻变化元件mtj允许对磁阻变化元件mtj的写入。
[0065]
如图7中所示，例如，写入驱动器23a关断功率栅极晶体管pg_h，接通功率栅极晶体管pg_l，并进一步接通列开关元件swb或列开关元件sws。此时，例如，取决于流到存储器单元mc(磁阻变化元件mtj)的电流的大小，写入驱动器23a将0v至vddh范围内的电压施加到电流源晶体管neck_h的栅极，并将0v至vddl范围内的电压施加到电流源晶体管neck_h和neck_l的栅极。这允许写入驱动器23a从低侧电源路径cs_l经由列开关元件swb或列开关元件sws向存储器单元mc(磁阻变化元件mtj)供应预定大小的电流。
[0066]
如图8中所示，例如，写入驱动器23a接通功率栅极晶体管pg_h，关断功率栅极晶体管pg_l，并且进一步接通列开关元件swb或列开关元件sws。此时，例如，取决于流到存储器单元mc(磁阻变化元件mtj)的电流的大小，写入驱动器23a将0v至vddh范围内的电压施加到电流源晶体管neck_h的栅极，并将0v至vddl范围内的电压施加到电流源晶体管neck_h和neck_l的栅极。这允许写入驱动器23a从高侧电源路径cs_h经由列开关元件swb或列开关元件sws向存储器单元mc(磁阻变化元件mtj)供应预定大小的电流。
[0067]
[效果]
[0068]
接下来，描述根据本公开的实施例的信息处理系统的效果，同时与比较例进行比较。
[0069]
取决于施加的电压有概率性地进行对磁阻变化元件mtj的写入。通常，使用诸如1.1v系统的电源路径能够对大多数的磁阻变化元件mtj进行写入。但是，在一些情况下，即使使用诸如1.1v系统之类的电源路径，也可能无法对一些磁阻变化元件mtj进行写入。为了
一次对所有的磁阻变化元件mtj进行写入，需要使用诸如1.8v系统之类的电源路径。但是，使用这样的高电压电源路径导致写入余量过大，并进一步导致功耗增加。因此，在现有技术中，在使用诸如1.1v系统之类的低电压系统的电源路径进行写入之后，仅针对写入失败的磁阻变化元件mtj使用诸如1.8v系统之类的高电压系统的电源路径进行写入。
[0070]
如图9中所示，例如，当将双系统电源路径cs_h和cs_l当中的低电压侧电源路径cs_l用于写入时，需要进行写入以使电流驱动能力的损失尽可能小。为了获得写入所需的电流驱动能力，需要使用大尺寸晶体管作为电流源晶体管neck_l。
[0071]
使用大尺寸的晶体管导致写入驱动器的尺寸较大。因此，为了获得写入所需的电流驱动能力，同时保持晶体管的尺寸小，例如，可以想象使用薄膜晶体管作为电流源晶体管neck_l并将薄膜晶体管的背栅的电压设定为vddl，如图10中所示。然而，在这种情况下，例如，如图11中所示，当高电压侧电源路径cs_h用于写入时，在电流源晶体管neck_l的背栅处出现正向偏置，造成一种现象(well-forward)，即无意的电流流到电流源晶体管neck_l。这导致了功率损失的发生。
[0072]
同时，在本实施例中，在设置于双系统电源路径cs_h和cs_l当中的低侧电源路径cs_l的电流源晶体管neck_l中，背栅bg2耦接到漏极drn2(内部节点)。这使得当双系统电源路径cs_h和cs_l当中的高侧电源路径cs_h开始供应电流时，可以抑制在设置于低侧电源路径cs_l的电流源晶体管neck_l中发生well-forward。结果，可以抑制功率损失。因此，可以提供不太可能发生功率损失的存储器单元阵列部400。此外，背栅bg2耦接到漏极drn2(内部节点)，因此电流源晶体管neck_l的衬底偏置与漏极drn2(内部节点)具有相同的电位。这使得当低侧电源路径cs_l开始供应电流时可以抑制衬底偏置效应，从而可以减少电流源晶体管neck_l的驱动能力的损失。
[0073]
此外，在本实施例中，控制功率栅极晶体管pg_h和pg_l、电流源晶体管neck_h和neck_l以及列开关元件swb和sws允许选择双系统电源路径cs_h和cs_l当中的一个。此外，使从选定的电源路径供应的电流经由列开关元件swb和sws流到磁阻变化元件mtj允许对磁阻变化元件mtj的写入。此时，当双系统电源路径cs_h和cs_l当中的高侧电源路径cs_h开始供应电流时，可以抑制在设置于低侧电源路径cs_l的电流源晶体管neck_l中发生well-forward。结果，可以抑制功率损失。因此，可以提供不太可能发生功率损失的存储器单元阵列部400。
[0074]
此外，在本实施例中，设置于低侧电源路径cs_l的电流源晶体管neck_l的源极和漏极各自由p型半导体构成。此外，在设置于双系统电源路径cs_h和cs_l当中的低侧电源路径cs_l的电流源晶体管neck_l中，背栅bg2耦接到漏极drn2。这使得当双系统电源路径cs_h和cs_l当中的高侧电源路径cs_h开始供应电流时，可以抑制在设置于低侧电源路径cs_l的电流源晶体管neck_l中发生well-forward。结果，可以抑制功率损失。因此，可以提供不太可能发生功率损失的存储器单元阵列部400。
[0075]
此外，在本实施例中，设置于双系统电源路径cs_h和cs_l当中的低侧电源路径cs_l的电流源晶体管neck_l是薄膜晶体管。这使得电流源晶体管neck_l的尺寸可以更小。此外，在电流源晶体管neck_l中，背栅bg2耦接到漏极drn2(内部节点)，从而可以抑制在电流源晶体管neck_l中发生well-forward，这导致电流源晶体管neck_l的驱动能力得到改善。因此，可以提供包括具有足够驱动能力的小面积的驱动器的存储器单元阵列部400。
[0076]
《变形例》
[0077]
接下来，描述根据前述实施例的信息处理系统的变形例。
[0078]
[变形例a]
[0079]
在前述实施例中，例如，如图12中所示，电流源晶体管neck_l的背栅bg2可以耦接到源极src2(内部节点)。同样在这种情况下，可以抑制在电流源晶体管neck_l中发生well-forward。结果，可以抑制功率损失。因此，可以提供不太可能发生功率损失的存储器单元阵列部400。
[0080]
[变形例b]
[0081]
在前述变形例a中，例如，电流源晶体管neck_l可以是n沟道型mosfet(薄膜晶体管)，如图13中所示。此时，例如，如图14中所示，在电流源晶体管neck_l中，源极src2和漏极drn2各自由n型半导体构成，并且源极src2和漏极drn2形成在p阱(p型半导体)内，源极src2和漏极drn2之间有预定的间隙。该p阱用作背栅bg2。栅极绝缘膜与p阱的在源极src2与漏极drn2之间的区域接触，并且栅极gt2与p阱对置，栅极绝缘膜插入在栅极gt2与p阱之间。n沟道形成在p阱的与栅极gt2对置的区域内，栅极绝缘膜插入在栅极gt2与p阱之间。
[0082]
例如，功率栅极晶体管pg_l和电流源晶体管neck_l各自形成在p型半导体层中。p型半导体层将功率栅极晶体管pg_l的n阱和电流源晶体管neck_l的p阱彼此电分离。功率栅极晶体管pg_l的漏极drn1和电流源晶体管neck_l的漏极drn2经由布线l1彼此电耦接。电流源晶体管neck_l的漏极drn2和背栅bg2经由布线l3彼此电耦接。
[0083]
在本变形例中，设置于低侧电源路径cs_l的电流源晶体管neck_l的源极和漏极各自由n型半导体构成。此外，在设置于双系统电源路径cs_h和cs_l当中的低侧电源路径cs_l的电流源晶体管neck_l中，背栅bg2耦接到漏极drn2(内部节点)。这使得可以抑制在电流源晶体管neck_l中发生well-forward。因此，可以提供具有小尺寸的不太可能发生功率损失的存储器单元阵列部400。
[0084]
在本变形例中，例如，如图13中所示，当关断列开关元件swb和sws时，写入驱动器23a可以接通设置于低侧电源路径cs_l的功率栅极晶体管pg_l。在这种情况下，可以在耐受电压范围内使用薄膜晶体管。在所有列开关元件swb和sws以及功率栅极晶体管pg_l和pg_h被关断的情况下，由于列开关元件swb和sws的漏电，连接路径cn的电位可能下降到0v左右。在这种情况下，可能在电流源晶体管neck_l的gt2与src2之间施加超过薄膜晶体管的电耐受电压的电压。因此，如图13中所示，通过当关断列开关元件swb和sws时接通设置于低侧电源路径cs_l的功率栅极晶体管pg_l，可以使用电流源晶体管neck_l作为薄膜晶体管。
[0085]
[变形例c]
[0086]
在前述实施例及其变形例中，设置于低侧电源路径cs_l的功率栅极晶体管pg_l可以包括例如在背栅bg1处的开关元件swa，如图15中所示。开关swa是选择性地向背栅bg1供应被供应给双系统电源路径cs_h和cs_l的在功率栅极晶体管pg_h和pg_l一侧的端部的电压(电源电压vddh和vddl)的元件。例如，如图15中所示，当从双系统电源路径cs_h和cs_l当中选择高侧电源路径cs_h时，写入驱动器23a控制开关元件swa向背栅bg1供应电源电压vddh。这使得可以抑制在功率栅极晶体管pg_l中发生well-forward。此外，当选择低侧电源路径cs_l时，开关元件swa被控制为向背栅bg1供应电源电压vddl，从而能够抑制功率栅晶体管pg_l的衬底偏置效应，从而使得可以抑制晶体管驱动能力的损失。
[0087]
[变形例d]
[0088]
在前述实施例及其变形例中，例如，如图16中所示，在设置于双系统电源路径cs_h和cs_l当中的高侧电源路径cs_h的电流源晶体管neck_h中，背栅可以耦接到内部节点(源极或漏极)。在这种情况下，电流源晶体管neck_h的驱动能力得到改善，这导致以较小的面积获得相同的驱动能力，从而使得可以改善面积效率。
[0089]
[变形例e]
[0090]
在前述实施例中，例如，如图17中所示，在双系统电源路径cs_h和cs_l当中的低侧电源路径cs_l中，可以省略电流源晶体管neck_l，并且背栅可以耦接到功率栅极晶体管pg_l中的内部节点(源极或漏极)。同样在这种情况下，当双系统电源路径cs_h和cs_l当中的高侧电源路径cs_h开始供应电流时，可以抑制在设置于低侧电源路径cs_l的功率栅极晶体管pg_l中发生well-forward。结果，可以抑制功率损失。因此，可以提供不太可能发生功率损失的存储器单元阵列部400。
[0091]
需要注意的是，在本变形例中，如前述变形例d所述，在设置于双系统电源路径cs_h和cs_l当中的高侧电源路径cs_h的电流源晶体管neck_h中，背栅可以耦接到内部节点(源极或漏极)。在这种情况下，电流源晶体管neck_h的驱动能力得到改善，这导致以较小的面积获得相同的驱动能力，从而使得可以改善面积效率。
[0092]
[变形例f]
[0093]
在前述实施例及其变形例中，写入驱动器23a可以包括例如图18中所示的复制电路24。当从双系统电源路径cs_h和cs_l当中选择低侧电源路径cs_l以对磁阻变化元件mtj进行写入时，复制电路24对栅极电压vnk进行反馈控制以允许设置于低侧电源路径cs_l的电流源晶体管neck_l的栅极电压vnk成为预定电压。这里，“预定电压”是指低于当磁阻变化元件mtj被过电流击穿时施加到磁阻变化元件mtj的电压(击穿电压vbd)的电压vmtj。
[0094]
复制电路24包括例如运算放大器24a，该运算放大器24a的输出端子耦接到写入驱动器23a内部的设置于每个电源路径cs_l的电流源晶体管neck_l的栅极。复制电路24进一步包括例如具有与电流源晶体管neck_l的构成相同的构成的电流源晶体管tr1、具有与列开关元件swb和sws的构成相同的构成的开关sw1以及具有与存储器单元mc的构成相同的构成的存储器单元mc1。电流源晶体管tr1、开关sw1和存储器单元mc1以与电流源晶体管neck_l、列开关元件swb和sws以及存储器单元mc耦接在一起的模式类似的模式而耦接在一起。
[0095]
从电源电路500供应的外部施加的电压vnkref和施加到存储器单元mc1的电压vfb被输入到运算放大器24a的两个输入端子。运算放大器24a在0v至1.0v的范围内增加输出电压vnk，例如，当vfb》vnkref保持时，允许vfb＝vnkref保持。这时，流到存储器单元mc和mc1的电流减少。同时，运算放大器24a在0v至1.0v的范围内降低输出电压vnk，例如，当vfb＜vnkref保持时允许vfb＝vnkref保持。此时，流到存储器单元mc和mc1的电流增加。
[0096]
在本变形例中，提供了控制电流源晶体管neck_l的栅极电压的复制电路24。这使得可以防止磁阻变化元件mtj被过电流破坏。
[0097]
尽管以上已经参考实施例及其变形例对本公开进行了描述，但本公开内容并不限于前述实施例等，并且可以以多种方式进行修改。在前述实施例中，存储器单元阵列30是stt-mram。然而，在前述实施例中，存储器单元阵列30可以是不同于stt-mram的mram，或者可以是不同于mram的非易失性存储器。
[0098]
需要注意的是，这里描述的效果只是说明性的。本公开的效果不限于本文描述的那些效果。本公开可以具有除本文描述的那些效果之外的其它效果。
[0099]
此外，例如，本公开可以具有以下构成。
[0100]
(1)一种半导体存储装置，包括：
[0101]
双系统电源路径，每个电源路径包括串联耦接的功率栅极晶体管和电流源晶体管；
[0102]
连接路径，连接各个电源路径的在所述电流源晶体管的一侧的端部；
[0103]
存储元件；以及
[0104]
开关元件，插入在所述连接路径与所述存储元件之间，其中
[0105]
在设置于所述双系统电源路径当中的低侧路径的所述电流源晶体管中，背栅耦接到内部节点。
[0106]
(2)根据(1)所述的半导体存储装置，进一步包括控制电路，所述控制电路通过控制所述功率栅极晶体管、所述电流源晶体管和所述开关元件来选择所述双系统电源路径当中的一个，并通过使从选定的电源路径供应的电流经由所述开关元件流到所述存储元件来进行对所述存储元件的写入。
[0107]
(3)根据(1)或(2)所述的半导体存储装置，其中
[0108]
所述内部节点是由p型半导体构成的，以及
[0109]
在设置于所述双系统电源路径当中的低侧路径的电流源晶体管中，所述背栅耦接到漏极。
[0110]
(4)根据(1)或(2)所述的半导体存储装置，其中
[0111]
所述内部节点是由p型半导体构成的，以及
[0112]
在设置于所述双系统电源路径当中的低侧路径的电流源晶体管中，所述背栅耦接到源极。
[0113]
(5)根据(2)所述的半导体存储装置，其中
[0114]
所述内部节点是由n型半导体构成的，
[0115]
在设置于所述双系统电源路径当中的低侧路径的电流源晶体管中，所述背栅耦接到漏极，以及
[0116]
当所述开关元件关断时，所述控制电路接通设置于所述低侧路径的所述功率栅极晶体管。
[0117]
(6)根据(2)所述的半导体存储装置，其中，设置于所述双系统电源路径当中的低侧路径的所述功率栅极晶体管包括背栅开关元件，所述背栅开关元件选择性地向所述背栅供应被供应给所述双系统电源路径的在所述功率栅极晶体管一侧的端部的电压。
[0118]
(7)根据(6)所述的半导体存储装置，其中，当从所述双系统电源路径当中选择高侧路径时，所述控制电路控制所述背栅开关元件，以将供应给所述双系统电源路径当中的高侧路径的在所述功率栅极晶体管一侧的端部的所述电压供应给设置于所述双系统电源路径当中的低侧路径的所述功率栅极晶体管的背栅。
[0119]
(8)根据(1)至(7)中的任一项所述的半导体存储装置，其中，在设置于所述双系统电源路径当中的高侧路径的所述电流源晶体管中，所述背栅耦接到内部节点。
[0120]
(9)根据(1)至(8)中的任一项所述的半导体存储装置，其中，设置于所述双系统电
源路径当中的低侧路径的所述电流源晶体管是薄膜晶体管。
[0121]
(10)根据(1)至(9)中的任一项所述的半导体存储装置，其中，所述存储元件是磁阻变化元件。
[0122]
(11)根据(2)所述的半导体存储装置，其中，所述控制电路包括执行反馈控制的电路，以允许当从所述双系统电源路径当中选择所述低侧路径来进行对所述存储元件的写入时，设置于所述低侧路径的所述电流源晶体管的栅极电压成为预定电压。
[0123]
(12)一种半导体存储装置，包括：
[0124]
第一电源路径，包括串联耦接的第一功率栅极晶体管和第一电流源晶体管；
[0125]
第二电源路径，包括第二功率栅极晶体管；
[0126]
连接路径，连接各个电源路径的端部；
[0127]
存储元件；以及
[0128]
开关元件，插入在所述连接路径与所述存储元件之间，其中
[0129]
在所述第二功率栅极晶体管中，背栅耦接到内部节点。
[0130]
(13)根据(12)所述的半导体存储装置，进一步包括控制电路，所述控制电路通过控制所述第一功率栅极晶体管、所述第二电流源晶体管、所述第二功率栅极晶体管和所述开关元件来选择所述双系统电源路径当中的一个，并通过使从选定的电源路径供应的电流经由所述开关元件流到所述存储元件来进行对所述存储元件的写入。
[0131]
(14)根据(12)或(13)所述的半导体存储装置，其中
[0132]
所述内部节点是由p型半导体构成的，以及
[0133]
在所述第二功率栅极晶体管中，所述背栅耦接到漏极。
[0134]
(15)根据(12)至(14)中的任一项所述的半导体存储装置，其中，所述存储元件是磁阻变化元件。
[0135]
(16)根据(12)至(15)中的任一项所述的半导体存储装置，其中，在设置于所述第一电源路径的所述电流源晶体管中，所述背栅耦接到所述内部节点。
[0136]
根据本公开的实施例的半导体存储装置，在设置于低侧电源路径的低侧电流源晶体管中，背栅耦接到内部节点。这使得可以抑制以下现象(well-forward)，即当高侧电源路径开始供应电流时，由于在低侧电流源晶体管的背栅出现正向偏置，无意的电流流到低侧电流源晶体管。结果，可以抑制功率损失。因此，可以提供一种不太可能发生功率损失的半导体存储装置。值得注意的是，本技术的效果不一定限于本文所述的效果，并且可以是本文所述的任何效果。
[0137]
本技术要求于2020年5月29日向日本专利局提交的日本优先权专利申请jp2020-094988的利益，该申请的整体内容通过引用并入本文。
[0138]
本领域的技术人员应当理解，取决于设计要求和其它因素，只要在所附权利要求或其等同物的范围内，就可能出现各种修改、组合、次级组合和更改。