半导体封装装置及其制造方法与流程

1.本公开涉及半导体封装技术领域，具体涉及半导体封装装置及其制造方法。


背景技术：

2.如今，电子设备向着小型化的方向不断发展，相应地对封装装置尺寸的微小化提出了更高的要求。
3.在现有的基板上扇出层(fan out layer on substrate)封装结构中，重布线层(redistribution layer，rdl)通常设置在基板(substrate)上。一方面，重布线层底面的输入输出(input/output，i/o)的线距(pitch)与基板的输入输出的线距相匹配，因此其线距通常较大。另一方面，芯片的输入输出的线距通常较小。因此，重布线层和芯片的输入输出的线距并不一致，使得二者难以直接相连。基于上述原因，芯片通常只能以并排方式或者堆叠方式设置在重布线层的一侧，这会导致封装结构尺寸的增加，不利于实现封装装置尺寸的微小化。
4.因此，有必要提出一种新的技术方案以解决上述至少一个技术问题。


技术实现要素：

5.本公开提供了半导体封装装置及其制造方法。
6.第一方面，本公开提供了一种半导体封装装置，包括：
7.基板，具有容置空间；
8.重布线层，位于所述基板上，其中，所述重布线层的第一表面设置有第一电子元件，所述重布线层的第二表面设置有第二电子元件，所述第二电子元件位于所述容置空间内。
9.在一些可选的实施方式中，所述重布线层相对于所述基板内缩以暴露所述基板表面的第一导电件，所述第一导电件与所述重布线层电连接。
10.在一些可选的实施方式中，所述重布线层的第二表面设置有外圈导电件和内圈导电件，所述外圈导电件位于所述内圈导电件的外侧，所述内圈导电件与所述第二电子元件通过连接线电连接，所述外圈导电件与所述基板通过焊料电连接。
11.在一些可选的实施方式中，所述外圈导电件的平面尺寸大于所述内圈导电件的平面尺寸。
12.在一些可选的实施方式中，相邻的所述外圈导电件之间具有第一预设间隔，相邻的所述内圈导电件之间具有第二预设间隔。
13.在一些可选的实施方式中，所述容置空间内设置有填充材。
14.在一些可选的实施方式中，所述半导体封装装置还包括：
15.密封材，包覆所述重布线层的第一表面及侧壁。
16.在一些可选的实施方式中，所述第一电子元件的至少部分表面暴露在所述密封材外。
17.在一些可选的实施方式中，所述基板和所述重布线层通过焊料和/或连接线电连接。
18.在一些可选的实施方式中，所述第一电子元件和/或所述第二电子元件的数量为至少两个；
19.所述至少两个第一电子元件堆叠设置，和/或所述至少两个第二电子元件堆叠设置。
20.第二方面，本公开提供了一种半导体封装装置的制造方法，包括：
21.通过焊料将重布线层的第二表面与基板的第一表面电连接，其中，所述基板具有容置空间，所述重布线层的第二表面设置有第二电子元件，所述第二电子元件位于所述容置空间内；
22.在所述容置空间内形成填充材；
23.通过连接线将所述重布线层的第一表面与所述基板的第一表面电连接；
24.将第一电子元件固定至所述重布线层的第一表面；
25.在所述基板的第一表面形成密封材以得到所述半导体封装装置，其中，所述密封材包覆所述重布线层的第一表面及侧壁。
26.在一些可选的实施方式中，在所述基板上形成密封材以得到所述半导体封装装置之后，所述方法还包括：
27.在所述基板的第二表面设置对外连接件。
28.在本公开提供的半导体封装装置及其制造方法中，在重布线层的第一表面设置第一电子元件，在重布线层的第二表面设置第二电子元件并使其位于基板的容置空间内。相对于现有的芯片并排或者芯片堆叠的设置方式，本公开中的第二电子元件以内埋方式设置在基板中，因此可以减小封装装置的厚度，有利于实现封装装置的微小化，进而实现电子设备的小型化。
附图说明
29.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
30.图1是现有技术中半导体封装装置的示意图；
31.图2-图8是根据本发明实施例的半导体封装装置的第一示意图至第七示意图；
32.图9-图13是根据本发明实施例的半导体封装装置的制造方法的示意图。
33.符号说明：
34.11、封装基板；12、扇出层；13、上方芯片；100、基板；110、第一导电件；120、第二导电件；130、容置空间；200、重布线层；210、内圈导电件；220、外圈导电件；310、第一电子元件；320、第二电子元件；400、填充材；500、连接线；600、焊料；700、密封材；710、导电柱；800、对外电连接件；910、载体；920、键合头；930、注胶件；940、打线件。
具体实施方式
35.下面结合附图和实施例对说明本发明的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本发明所解决的技术问题以及所产生的技术效果。可以理解
的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。
36.需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
37.还需要说明的是，本公开的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，而水平截面可以为对应上视图方向截面。
38.另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
39.图1是现有技术中半导体封装装置的示意图。如图1所示，该半导体封装装置包括封装基板11、扇出层12和多个上方芯片13。扇出层12设置在封装基板11上。扇出层12底面的输入输出的线宽与封装基板11的输入输出的线宽一致。多个上方芯片13以堆叠方式设置在扇出层12上。上方芯片13的输入输出的线宽与扇出层12的输入输出的线宽不一致。在该半导体封装装置中，由于多个上方芯片13以堆叠方式设置，因此结构的纵向尺寸较大，不利于实现封装装置的微小化。
40.图2-图7是根据本发明实施例的半导体封装装置的第一示意图至第六示意图。
41.图2示出了根据本发明实施例的半导体封装装置的纵向截面。如图2所示，本实施例中的半导体封装装置包括基板100、重布线层200、第一电子元件310和第二电子元件320。基板100具有容置空间130。重布线层200位于基板100上。第一电子元件310位于重布线层200的第一表面(即图2中的上表面)，第二电子元件320位于重布线层200的第二表面(即图2中的下表面)。第二电子元件320位于基板100的容置空间130内。
42.如图2所示，重布线层200的第二表面设置有外圈导电件220和内圈导电件210。内圈导电件210与第二电子元件320通过连接线500电连接，外圈导电件220与基板100通过焊料600电连接。
43.如图2所示，基板100的上表面设置有第一导电件110和第二导电件120。第一导电件110通过连接线500与重布线层200上表面的导电件电连接。第二导电件120通过焊料600与重布线层200的下表面的外圈导电件220电连接。其中，重布线层200相对于基板100内缩以暴露基板100表面的第一导电件110，重布线层200的宽度小于基板100的宽度。基板100的下表面还设置有对外电连接件800。
44.如图2所示，第二电子元件320的数量为两个，并且两个第二电子元件320堆叠设置。在其他实施方式中，第二电子元件320的数量可以是一个、三个或者五个等，本公开对此不作限定。类似地，第一电子元件310的数量也可以是多个，并且也可以采用堆叠方式设置。
45.如图2所示，容置空间130内设置有填充材400，以便增强结构强度，以及保护容置空间130内的第二电子元件320。填充材400可以是模塑材(molding compound)或者底部填充胶(underfill)等。
46.如图2所示，该半导体封装装置还包括密封材700。密封材700包覆重布线层200的第一表面及侧壁。其中，第一电子元件310的上表面暴露在外，以便实现较好的散热效果。
47.图3示出了根据本发明实施例的半导体封装装置的重布线层200的仰视图(从重布线层200的底部向上看去)。如图3所示，重布线层200的第二表面设置有外圈导电件220和内圈导电件210，外圈导电件220位于内圈导电件210的外侧。外圈导电件220的平面尺寸大于内圈导电件210的平面尺寸。上述平面尺寸可以是宽度、周长或者对角线长度等，本公开对此不作限定。
48.在本实施例中，相邻的外圈导电件220之间具有第一预设间隔，相邻的内圈导电件210之间具有第二预设间隔。在一个例子中，第一预设间隔可以根据外圈导电件220的平面尺寸确定，第二预设间隔可以根据内圈导电件210的平面尺寸确定。第一预设间隔和外圈导电件220的平面尺寸的对应关系以及第二预设间隔和内圈导电件210的平面尺寸的对应关系可参照本领域中线宽和线距的对应关系，本公开对此不作限定。
49.图4示出了根据本发明实施例的半导体封装装置的基板100的俯视图(从基板100的顶部向下看去)。图4所示，基板100的上表面设置有第一导电件110和第二导电件120，第一导电件110位于第二导电件120的外侧。基板100的中部设置有容置空间130。容置空间130的开口向上。
50.图5为图2所示的半导体封装装置的一种变形方式，其将图2中重布线层200右侧与基板100右侧之间通过连接线500连接的方式变为通过焊料600连接的方式，具体为倒装焊(flip chip)方式。
51.图6为图2所示的半导体封装装置的一种变形方式。在图2所示的半导体封装装置中，密封材700为模塑材(molding compound)，而在图6所示的半导体封装装置中，密封材700为灌封胶(potting)。
52.图7为图2所示的半导体封装装置的一种变形方式。在图2所示的半导体封装装置中，重布线层200的上表面和基板100的上表面通过连接线500电连接，而在图7所示的半导体封装装置中，重布线层200的上表面和基板100的上表面分别设置有导电柱710，导电柱710进一步与最上方的导电线路连接，从而实现重布线层200的上表面和基板100的上表面的电连接。
53.图8为图2所示的半导体封装装置的一种变形方式。在图8所示的半导体封装装置中，基板100具有多个容置空间130，每个容置空间130内设置有相应的第二电子元件320。如此，有利于实现半导体封装装置的横向尺寸(即x-y size)和纵向尺寸(即z height)之间的协调。
54.在本公开提供的半导体封装装置及其制造方法中，在重布线层200的第一表面设置第一电子元件310，在重布线层200的第二表面设置第二电子元件320并使其位于基板100的容置空间130内。相对于现有的芯片并排或者芯片堆叠的设置方式，本公开中的第二电子元件320以内埋方式设置在基板中，因此可以减小封装装置的厚度，有利于实现封装装置的微小化，进而实现电子设备的小型化。
55.本实施例还提供一种半导体封装装置的制造方法。如图8-图12所示，该方法包括以下步骤：
56.第一步，如图9所示，利用键合头920移动载体910连通其上的重布线层200，并通过
焊料600将重布线层200的第二表面与基板100的第一表面电连接。其中，基板100具有容置空间130，重布线层200的第二表面设置有第二电子元件320，第二电子元件320位于容置空间130内。
57.第二步，如图10所示，通过注胶件930在容置空间130内形成填充材400。
58.第三步，如图11所示，利用打线件(例如焊针)940通过连接线500将重布线层200的第一表面与基板100的第一表面电连接。
59.第四步，如图12所示，将第一电子元件310固定至重布线层200的第一表面。
60.第五步，如图13所示，在基板100的第一表面形成密封材700以得到半导体封装装置，其中，密封材700包覆重布线层200的第一表面及侧壁。
61.在一个例子中，在上述第五步之后，可以在基板100的第二表面设置对外连接件，得到如图2所示的半导体封装装置。
62.本实施例中半导体封装装置的制造方法能够实现前文描述的半导体封装装置的技术效果，这里不再赘述。
63.尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的技术再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。