半导体装置的制作方法

半导体装置
1.本技术要求于2021年8月9日提交的第10-2021-0104357号韩国专利申请的优先权和由其产生的所有权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
2.本公开涉及一种半导体装置，具体地，涉及一种包括多桥沟道场效应晶体管(mbcfet
tm
)的半导体装置。


背景技术：

3.作为用于增加半导体装置的密度的微缩技术，已经提出了多栅晶体管，其中，在基底上形成鳍型或纳米线型多沟道有源图案(或硅体)，并且在多沟道有源图案的表面上形成栅极。由于多栅晶体管使用三维(3d)沟道，因此可以促进微缩。此外，可以在不增加多栅晶体管的栅极长度的情况下改善电流控制能力。此外，可以有效地抑制短沟道效应(sce)，即，其中沟道区的电位受漏极电压影响的现象。


技术实现要素：

4.根据本公开的一个方面，提供了一种半导体装置，所述半导体装置包括：有源图案，包括下部图案和在第一方向上与下部图案间隔开的多个片状图案；源/漏图案，设置在下部图案上并且与片状图案接触；以及栅极结构，设置在源/漏图案的在第二方向上的两侧上并且包括围绕片状图案的栅电极，其中，源/漏图案包括：第一外延区域，包括第一杂质；以及第二外延区域，在第一外延区域上，并且包括不同于第一杂质的第二杂质，第一外延区域包括与下部图案接触但不与片状图案接触的底部，第一杂质包括锑(sb)和铋(bi)中的至少一种，第二杂质包括磷(p)，并且第一外延区域的底部的厚度在第二方向上远离栅极结构增大然后减小。
5.根据本公开的另一方面，提供了一种半导体装置，所述半导体装置包括：有源图案，包括下部图案和在第一方向上与下部图案间隔开的多个片状图案；源/漏图案，设置在下部图案上并与片状图案接触；以及栅极结构，设置在源/漏图案的在第二方向上的两侧上并包括围绕片状图案的栅电极，其中，源/漏图案包括：第一外延区域，与下部图案接触，第二外延区域，与片状图案接触；以及第三外延区域，在第一外延区域和第二外延区域上，第一外延区域包括掺杂有锑(sb)和铋(bi)中的至少一种的硅，第二外延区域包括掺杂有砷(as)的硅(si)，并且第三外延区域包括掺杂有磷(p)的硅。
6.根据本公开的又一方面，提供了一种半导体装置，所述半导体装置包括：有源图案，包括下部图案和在第一方向上与下部图案间隔开的多个片状图案，片状图案包括最下面的片状图案，最下面的片状图案是与下部图案最接近的片状图案；源/漏图案，设置在下部图案上并与片状图案接触；以及栅极结构，设置在源/漏图案的在第二方向上的两侧上并包括围绕片状图案的栅电极，其中，源/漏图案包括：第一外延区域，掺杂有锑(sb)；以及第二外延区域，掺杂有磷(p)，栅极结构包括在下部图案与最下面的片状图案之间的最下面的
内间隔件，并且第一外延区域与下部图案接触并且包括覆盖最下面的内间隔件的侧壁的一部分的底部。
附图说明
7.通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，在附图中：
8.图1是根据本公开的一些实施例的半导体装置的布局图；
9.图2是沿图1的线a-a截取的剖视图；
10.图3是沿图1的线b-b截取的剖视图；
11.图4是沿图1的线c-c截取的剖视图；
12.图5和图6分别是图2的区域p和区域q的放大剖视图；
13.图7是示出沿图2的“线”的碳(c)的浓度的图；
14.图8是根据本公开的一些实施例的半导体装置的局部视图；
15.图9是根据本公开的一些实施例的半导体装置的局部视图；
16.图10是根据本公开的一些实施例的半导体装置的剖视图；
17.图11和图12是图10的部分r的放大剖视图；
18.图13是根据本公开的一些实施例的半导体装置的剖视图；
19.图14是根据本公开的一些实施例的半导体装置的剖视图；
20.图15是根据本公开的一些实施例的半导体装置的剖视图；
21.图16是根据本公开的一些实施例的半导体装置的剖视图；
22.图17是根据本公开的一些实施例的半导体装置的剖视图；
23.图18是根据本公开的一些实施例的半导体装置的剖视图；
24.图19是根据本公开的一些实施例的半导体装置的剖视图；
25.图20是根据本公开的一些实施例的半导体装置的布局图；
26.图21是沿图20的线d-d截取的剖视图；
27.图22至图32是根据一些实施例的制造半导体装置的方法中的多个阶段的剖视图。
具体实施方式
28.根据本公开的一些实施例的半导体装置可以包括隧穿场效应晶体管(fet)、三维(3d)晶体管、基于二维(2d)材料的fet及其异质结构。此外，根据本公开的一些实施例的半导体装置可以包括双极型晶体管和横向扩散金属氧化物半导体(ldmos)晶体管。
29.在下文中，将参照图1至图7描述根据本公开的一些实施例的半导体装置。
30.图1是根据本公开的一些实施例的半导体装置的布局图。图2是沿图1的线a-a截取的剖视图。图3是沿图1的线b-b截取的剖视图。图4是沿图1的线c-c截取的剖视图。图5和图6分别是图2的区域p和区域q的放大剖视图。图7是示出沿图2的“线”的碳(c)的浓度的图。
31.参照图1至图7，根据本公开的一些实施例的半导体装置可以包括在基底100上的第一有源图案ap1、多个第一栅电极120和第一源/漏图案150。
32.例如，基底100可以是体硅基底或绝缘体上硅(soi)基底。在另一实例中，基底100可以为硅基底或者可以包括另一材料，例如，硅锗(sige)、绝缘体上硅锗(sgoi)、锑化铟、铅
碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。
33.第一有源图案ap1可以设置在基底100上。第一有源图案ap1可以在第一方向d1上延伸。例如，第一有源图案ap1可以设置在形成有n型金属氧化物半导体(nmos)的区域中。
34.例如，第一有源图案ap1可以是多沟道有源图案。第一有源图案ap1可以包括第一下部图案bp1和多个第一片状图案ns1。
35.第一下部图案bp1可以从基底100突出。第一下部图案bp1可以在第一方向d1上延伸。
36.如图2中所示，第一片状图案ns1可以设置在第一下部图案bp1的上表面bp1_us上。第一片状图案ns1可以在第三方向d3上与第一下部图案bp1间隔开。第一片状图案ns1可以在第三方向d3上彼此间隔开。
37.如图5中所示，第一片状图案ns1可以包括最下面的第一片状图案ns1_lo，最下面的第一片状图案ns1_lo是与第一下部图案bp1最接近的第一片状图案ns1。在第一下部图案bp1与最下面的第一片状图案ns1_lo之间可以不设置附加的片状图案。
38.如图2中所示，每个第一片状图案ns1可以具有上表面ns1_us和底表面ns1_bs。第一片状图案ns1的上表面ns1_us可以在第三方向d3上与第一片状图案ns1的底表面ns1_bs相对。第三方向d3可以是与第一方向d1和第二方向d2两者交叉的方向。第三方向d3可以是基底100的厚度方向，例如，第三方向d3可以是沿基底100的底部的法线延伸的竖直方向。第一方向d1可以是与第二方向d2交叉的方向。例如，三个第一片状图案ns1被示出为在第三方向d3上布置，但是本公开不限于此。
39.第一下部图案bp1可以通过蚀刻基底100的一部分来获得，并且可以包括从基底100生长的外延层。第一下部图案bp1可以包括例如作为元素半导体材料的硅(si)或锗(ge)。此外，第一下部图案bp1可以包括化合物半导体，例如，iv-iv族化合物半导体或iii-v族化合物半导体。
40.例如，iv-iv族化合物半导体可以是包含例如si、ge和锡(sn)中的至少两种的二元或三元化合物，或者是通过用iv族元素掺杂所述二元或三元化合物而获得的化合物。例如，iii-v族化合物半导体可以是通过将作为iii族元素的例如铝(al)、镓(ga)和铟(in)中的至少一种与作为v族元素的例如磷(p)、砷(as)和锑(sb)中的一种组合而获得的二元、三元或四元化合物。
41.第一片状图案ns1可以包括元素半导体材料(例如，si或ge)、iv-iv族化合物半导体和iii-v族化合物半导体中的至少一种。第一片状图案ns1可以包括与第一下部图案bp1相同的材料或不同的材料。例如，第一下部图案bp1可以是包括si的si下部图案，并且第一片状图案ns1可以是包括si的si片状图案，但是实施例不限于此。
42.第一片状图案ns1在第二方向d2上的宽度可以与第一下部图案bp1在第二方向d2上的宽度成比例地增大或减小。例如，在第三方向d3上堆叠的第一片状图案ns1被示出为在第二方向d2上具有相同的宽度，但是本公开不限于此。在第三方向d3上堆叠的第一片状图案ns1在第二方向d2上的宽度可以远离第一下部图案bp1而减小。
43.场绝缘膜105可以形成在基底100上。场绝缘膜105可以设置在第一下部图案bp1的侧壁上。场绝缘膜105可以不设置在第一下部图案bp1的上表面bp1_us上。
44.例如，场绝缘膜105通常可以覆盖第一下部图案bp1的侧壁。在另一示例中，场绝缘
膜105可以覆盖第一下部图案bp1的侧壁的一部分，在这种情况下，第一下部图案bp1的一部分可以在第三方向d3上突出超过场绝缘膜105的上表面。
45.如图3中所示，第一片状图案ns1可以例如相对于基底100定位得比场绝缘膜105的上表面高。场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合。场绝缘膜105被示出为单层膜，但是本公开不限于此。
46.如图2中所示，多个第一栅极结构gs1可以设置在基底100上。第一栅极结构gs1可以在第二方向d2上延伸。第一栅极结构gs1可以在第一方向d1上彼此间隔开。第一栅极结构gs1可以在第一方向d1上彼此相邻。例如，第一栅极结构gs1可以设置在每个第一源/漏图案150的沿第一方向d1的两侧上。
47.第一栅极结构gs1可以设置在第一有源图案ap1上。第一栅极结构gs1可以与第一有源图案ap1交叉。
48.第一栅极结构gs1可以与第一下部图案bp1交叉。第一栅极结构gs1可以围绕每个第一片状图案ns1。
49.例如，第一栅极结构gs1可以包括第一栅电极120、第一栅极绝缘膜130、第一栅极间隔件140和第一栅极覆盖图案145。第一栅极结构gs1可以包括第一栅极间结构gs1_int，第一栅极间结构gs1_int设置在沿第三方向d3彼此相邻的第一片状图案ns1之间以及第一下部图案bp1与第一片状图案ns1之间。第一栅极间结构gs1_int可以包括第一栅电极120和第一栅极绝缘膜130，并且第一栅电极120和第一栅极绝缘膜130设置在第一片状图案ns1之间以及第一下部图案bp1与第一片状图案ns1之间。
50.第一栅电极120可以设置在第一下部图案bp1上。第一栅电极120可以与第一下部图案bp1交叉。第一栅电极120可以围绕第一片状图案ns1。
51.第一栅电极120的一部分可以设置在沿第三方向d3彼此相邻的第一片状图案ns1之间。在第一片状图案ns1包括在第三方向d3上彼此相邻的成对的下第一片状图案ns1和上第一片状图案ns1的情况下，第一栅电极120的一部分可以设置在下片状图案ns1的上表面ns1_us与上第一片状图案ns1的底表面ns1_bs之间。第一栅电极120的一部分也可以设置在第一下部图案bp1的上表面bs1_us与最下面的第一片状图案ns1_lo的底表面ns1_bs之间。
52.第一栅电极120包括金属、金属合金、导电金属氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一种。第一栅电极120可以包括例如氮化钛(tin)、碳化钽(tac)、氮化钽(tan)、氮化钛硅(tisin)、氮化钽硅(tasin)、氮化钽钛(tatin)、氮化钛铝(tialn)、氮化钽铝(taaln)、氮化钨(wn)、钌(ru)、钛铝(tial)、碳氮化钛铝(tialc-n)、碳化钛铝(tialc)、碳化钛(tic)、碳氮化钽(tacn)、钨(w)、al、铜(cu)、钴(co)、钛(ti)、钽(ta)、镍(ni)、铂(pt)、镍铂(ni-pt)、铌(nb)、氮化铌(nbn)、碳化铌(nbc)、钼(mo)、氮化钼(mon)、碳化钼(moc)、碳化钨(wc)、铑(rh)、钯(pd)、铱(ir)、锇(os)、银(ag)、金(au)、锌(zn)、钒(v)及其组合中的至少一种，但是本公开不限于此。这里，导电金属氧化物和导电金属氮氧化物可以包括前述材料的氧化物，但是本公开不限于此。
53.第一栅电极120可以设置在稍后将描述的每个第一源/漏图案150的两侧上。第一栅极结构gs1可以设置在每个第一源/漏图案150的沿第一方向d1的两侧上。
54.例如，每个第一源/漏图案150的任一侧上的两个第一栅电极120都可以是用作晶体管的栅极的正常栅电极。在另一示例中，每个第一源/漏图案150的任一侧上的两个第一
栅电极120中的一个可以是用作晶体管的栅极的正常栅电极，并且另一第一栅电极120可以为虚设栅电极。
55.第一栅极绝缘膜130可以沿场绝缘膜105的上表面和第一下部图案bp1的上表面bp1_us延伸。第一栅极绝缘膜130可以围绕第一片状图案ns1。第一栅极绝缘膜130可以沿第一片状图案ns1的周围设置。第一栅电极120设置在第一栅极绝缘膜130上。第一栅极绝缘膜130设置在第一栅电极120与第一片状图案ns1之间。
56.第一栅极绝缘膜130的一部分可以设置在沿第三方向d3彼此相邻的第一片状图案ns1之间以及第一下部图案bp1与第一片状图案ns1之间。在第一片状图案ns1包括在第三方向d3上彼此相邻的成对的下第一片状图案ns1和上第一片状图案ns1的情况下，第一栅极绝缘膜130的一部分可以沿下第一片状图案ns1的上表面ns1_us和上第一片状图案ns1的底表面ns1_bs延伸。
57.第一栅极绝缘膜130可以包括例如氧化硅、氮氧化硅、氮化硅或具有大于氧化硅的介电常数的高k材料。高k材料可以包括例如氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
58.第一栅极绝缘膜130被示出为单层膜，但是本公开不限于此，例如，每个第一栅极绝缘膜130可以包括多个膜。第一栅极绝缘膜130可以包括设置在第一片状图案ns1与第一栅电极120之间的界面层以及高k绝缘膜。
59.根据本公开的一些实施例的半导体装置可以包括使用负电容器的负电容(nc)fet。例如，第一栅极绝缘膜130和第二栅极绝缘膜230(见图21)可以包括具有铁电性质的铁电材料膜和具有顺电性质的顺电材料膜。
60.铁电材料膜可以具有负电容，顺电材料膜可以具有正电容。例如，如果两个或更多个电容器串联连接并且具有正电容，则所述两个或更多个电容器的总电容可以低于两个或更多个电容器中的每个的电容。相反，如果两个或更多个电容器中的至少一个具有负电容，则所述两个或更多个电容器的总电容可以具有正值，并且可以大于所述两个或更多个电容器中的每个的电容的绝对值。
61.如果具有负电容的铁电材料膜和具有正电容的顺电材料膜串联连接，则铁电材料膜和顺电材料膜的总电容可以增加。因此，具有铁电材料膜的晶体管可以在室温下具有小于60mv/dec的亚阈值摆幅(ss)。
62.铁电材料膜可以具有铁电性质。铁电材料膜可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。例如，氧化铪锆可以是通过用锆(zr)掺杂氧化铪而获得的材料。在另一示例中，氧化铪锆可以是铪(hf)、zr和氧(o)的化合物。
63.铁电材料膜可以进一步包括掺杂剂。例如，掺杂剂可以包括al、ti、nb、镧(la)、钇(y)、镁(mg)、硅、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗、钪(sc)、锶(sr)和锡(sn)中的至少一种。掺杂剂的类型可以根据铁电材料膜的材料的类型而变化。
64.如果铁电材料膜包括氧化铪，则铁电材料膜的掺杂剂可以包括例如gd、si、zr、al和y中的至少一种。如果铁电材料膜的掺杂剂是al，则铁电材料膜可以包括3原子％(at％)至8at％的al。铁电材料膜中的掺杂剂的比率可以指铁电材料膜中的al的量与hf和al的量的总和的比率(at％)。
65.如果铁电材料膜的掺杂剂是si，则铁电材料膜可以包括2at％至10at％的si。如果铁电材料膜的掺杂剂是y，则铁电材料膜可以包括2at％至10at％的y。如果铁电材料膜的掺杂剂是gd，则铁电材料膜可以包括1at％至7at％的gd。如果铁电材料膜的掺杂剂是zr，则铁电材料膜可以包括50at％至80at％的zr。
66.顺电材料膜可以包括顺电性质。顺电材料膜可以包括例如氧化硅和高k金属氧化物中的至少一种。高k金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但是本公开不限于此。
67.铁电材料膜和顺电材料膜可以包括相同材料。铁电材料膜可以具有铁电性质，但顺电材料膜不会具有铁电性质。例如，如果铁电材料膜和顺电材料膜包括氧化铪，则包括在铁电材料膜中的氧化铪可以具有与包括在顺电材料膜中的氧化铪不同的晶体结构。
68.铁电材料膜可以足够厚以展现铁电性质。铁电材料膜可以具有例如0.5nm至10nm的厚度，但是本公开不限于此。可以展现铁电性质的临界厚度可以根据铁电材料的类型而变化，因此，铁电材料膜的厚度可以根据包括在铁电材料膜中的铁电材料的类型而变化。
69.例如，第一栅极绝缘膜130可以包括一个铁电材料膜。在另一示例中，第一栅极绝缘膜130可以包括彼此间隔开的多个铁电材料膜。第一栅极绝缘膜130可以具有其中多个铁电材料膜和多个顺电材料膜交替堆叠的结构。
70.第一栅极间隔件140可以设置在每个第一栅电极120的侧壁上。第一栅极间隔件140可以包括外间隔件141和内间隔件142。例如，如图2中所示，外间隔件141可以在第一栅电极120的侧壁上。
71.第一栅极间隔件140可以包括多个内间隔件142。内间隔件142可以设置在沿第三方向d3彼此相邻的第一片状图案ns1之间。内间隔件142也可以设置在第一下部图案bp1与最下面的第一片状图案ns1_lo之间。
72.内间隔件142可以包括内间隔件142的侧壁142_sw。内间隔件142的侧壁142_sw可以面对例如并且直接接触第一源/漏图案150。如图5中所示，内间隔件142可以包括最下面的内间隔件142_lo，最下面的内间隔件142_lo是最靠近第一下部图案bp1的内间隔件142。最下面的内间隔件142_lo可以设置在第一下部图案bp1与最下面的第一片状图案ns1_lo之间。
73.设置在第一片状图案ns1之间的第一栅极绝缘膜130可以与内间隔件142接触。第一栅极绝缘膜130可以沿内间隔件142的轮廓延伸。换言之，内间隔件142可以与第一栅极间结构gs1_int的第一栅极绝缘膜130接触(例如，直接接触)。
74.例如，如图2中所示，第一片状图案ns1的与内间隔件142形成边界的部分可以是倾斜的。在内间隔件142的制造期间，可以蚀刻第一片状图案ns1的部分。也就是说，参照图2，在第一片状图案ns1与内间隔件142之间的边界处，第一片状图案ns1在第三方向d3上的厚度可以随着靠近第一源/漏图案150而减小。例如，如图2中所示，第一片状图案ns1的边缘(例如，第一片状图案ns1的在沿第三方向d3彼此相邻的内间隔件142之间的部分)可以在朝向第一源/漏图案150定向的方向上具有减小的(如在第三方向d3上测量的)厚度。
75.在另一示例中，在第一片状图案ns1与内间隔件142之间的边界处，第一片状图案ns1在第三方向d3上的厚度可以随着靠近第一源/漏图案150而是均匀的。
76.外间隔件141和内间隔件142可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅
(sio2)、氧碳氮化硅(siocn)、硼氮化硅(sibn)、氧硼氮化硅(siobn)、碳氧化硅(sioc)及其组合中的至少一种。
77.第一栅极覆盖图案145可以设置在第一栅电极120和第一栅极间隔件140上。例如，第一栅极覆盖图案145的上表面可以与层间绝缘膜190的上表面放置在同一平面上。在另一示例中，第一栅极覆盖图案145可以设置在第一栅极间隔件140之间。
78.第一栅极覆盖图案145可以包括例如氮化硅、氮氧化硅、碳氮化硅(sicn)、碳氧化硅(sioc)、氧碳氮化硅(siocn)及其组合中的至少一种。第一栅极覆盖图案145可以包括相对于层间绝缘膜190具有蚀刻选择性的材料。
79.第一源/漏图案150可以形成在第一有源图案ap1上。第一源/漏图案150可以形成在第一下部图案bp1上。第一源/漏图案150可以连接到第一片状图案ns1。第一源/漏图案150可以与第一片状图案ns1接触。
80.第一源/漏图案150可以设置在第一栅极结构gs1的例如相对侧上。第一源/漏图案150可以设置在沿第一方向d1彼此相邻的第一栅极结构gs1之间。例如，第一源/漏图案150可以设置在每个第一栅极结构gs1的两侧上。在另一示例中，第一源/漏图案150可以设置在第一栅极结构gs1的第一侧上，但不设置在第一栅极结构gs1的与第一栅极结构gs1的第一侧相对的第二侧上。第一源/漏图案150可以包括在使用第一片状图案ns1作为沟道区的晶体管的源极/漏极中。
81.第一源/漏图案150可以设置在第一源/漏凹进150r中。第一源/漏凹进150r可以在第三方向d3上延伸。第一源/漏凹进150r的底表面可以由第一下部图案bp1限定。第一源/漏凹进150r的侧壁可以由第一片状图案ns1和内间隔件142限定。内间隔件142可以设置在第一栅极间结构gs1_int与第一源/漏图案150之间。第一栅极绝缘膜130可以不与第一源/漏图案150接触。
82.第一栅极绝缘膜130与第一下部图案bp1之间的边界可以对应于第一下部图案bp1的在最下面的第一片状图案ns1_lo与第一下部图案bp1之间的上表面bp1_us。换句话说，参照图2，第一下部图案bp1的上表面bp1_us可以对应于最下面的第一栅极间结构gs1_int与第一下部图案bp1之间的边界。在这种情况下，第一源/漏凹进150r的底表面可以低于第一下部图案bp1的上表面bp1_us。
83.例如，由第一片状图案ns1和内间隔件142限定的第一源/漏凹进150r的在第一方向d1上的宽度可以是均匀的。在另一实例中，第一源/漏凹进150r的在第一方向d1上的宽度可以随着远离第一下部图案bp1的上表面bp1_us而增加然后变得均匀。在又一示例中，由第一片状图案ns1和第一栅极结构gs1限定的第一源/漏凹进150r的在第一方向d1上的宽度可以远离第一下部图案bp1增加、变得均匀然后减小。
84.第一源/漏图案150可以包括第一外延区域151、第二外延区域152和第三外延区域153。第一外延区域151、第二外延区域152和第三外延区域153可以由半导体材料形成。第一外延区域151、第二外延区域152和第三外延区域153可以形成为通过外延生长获得的半导体材料图案。第一外延区域151、第二外延区域152和第三外延区域153可以包括例如掺杂有n型杂质的si。
85.第一外延区域151可以与第一下部图案bp1接触(例如，直接接触)。第一外延区域151可以沿第一源/漏凹进150r的底表面延伸。
86.在根据一些实施例的半导体装置中，第一外延区域151可以不与第一片状图案ns1接触。第一外延区域151可以不形成在第一片状图案ns1的端部处。第一外延区域151的与第一下部图案bp1接触但不与第一片状图案ns1接触的部分可以是例如第一外延区域151的底部151b。例如，第一外延区域151可以是底部151b(图5)。
87.详细地，参照图2和图5，第一外延区域151在第三方向d3上的厚度t1可以远离第一栅极结构gs1增加然后减小。第一外延区域151的底部151b的在第三方向d3上的厚度可以远离第一栅极结构gs1增加然后减小。例如，如图5中所示，第一外延区域151的底部151b的厚度t1可以随着沿第一方向d1距内间隔件142(例如，距第一栅极结构gs1)的距离增加而增加，例如，最大厚度t1可以在底部151b的距两个相对的内间隔件142相等距离处的中心区域中。
88.参照图2和图5，在第一方向d1上相邻的两个第一栅极结构gs1可以是第一子栅极结构和第二子栅极结构。第一外延区域151可以设置在第一子栅极结构gs1与第二子栅极结构gs1之间。在第一方向d1上从第一子栅极结构gs1向第二子栅极结构gs1移动时测量的第一外延区域151的厚度t1可以增加然后减小。
89.第一外延区域151的底部151b的底表面151_bs可以朝向第一下部图案bp1向下凸出。第一外延区域151的底部151b的上表面151b-us可以向上凸出。例如，第一外延区域151的底部151b可以具有与凸透镜相似的形状。
90.例如，第一外延区域151的底部151b的上表面151b_us可以例如相对于基底100的底部高于第一下部图案bp1的上表面bp1_us。第一外延区域151的底部151b的上表面151b_us可以例如相对于基底100的底部低于最下面的第一片状图案ns1_lo的底表面ns1_bs。第一外延区域151的底部151b可以不覆盖最下面的内间隔件142_lo的侧壁142_sw(例如，不与最下面的内间隔件142_lo的侧壁142_sw叠置)。
91.第一外延区域151可以包括掺杂有第一n型杂质的si。例如，第一n型杂质可以包括锑(sb)和铋(bi)中的至少一种。
92.第一n型杂质可以以约0.1at％至约6at％的量包括在第一外延区域151中。例如，第一外延区域151中的第一n型杂质的浓度可以在5e19(/cm3)至3e21(/cm3)(例如，原子/cm3)的范围内。
93.第一外延区域151可以包括掺杂碳(c)。图7示出了第一外延区域151的碳浓度随着靠近第一下部图案bp1而减小，但是本公开不限于此。碳可以以小于0.3at％的量包括在第一外延区域151中。换句话说，第一外延区域151的碳浓度可以小于1.5e20(/cm3)。
94.返回参照图2和图5，第二外延区域152可以形成在第一外延区域151上。第二外延区域152可以形成在第一外延区域151的底部151b上。第二外延区域152可以与第一片状图案ns1接触。
95.每个第二外延区域152可以包括底部152b和侧壁部152s。第二外延区域152的底部152b可以沿第一外延区域151的底部151b的上表面151b-us延伸。第二外延区域152的底部152b可以与第一外延区域151的底部151b接触(例如，直接接触)。
96.每个第二外延区域152的侧壁部152s可以形成在限定第一源/漏凹进150r的第一片状图案ns1的端部处。每个第二外延区域152的侧壁部152s可以与第一片状图案ns1接触(例如，直接接触)。每个第二外延区域152的侧壁部152s通常可以覆盖第一片状图案ns1的
限定第一源/漏凹进150r的侧壁的侧壁(例如，与第一片状图案ns1的限定第一源/漏凹进150r的侧壁的侧壁叠置)。例如，每个第二外延区域152的底部152b可以不与每个第二外延区域152的侧壁部152s接触。
97.参照图6，每个第二外延区域152的侧壁部152s的在第一方向d1上的厚度t21可以小于每个第二外延区域152的侧壁部152s的在第三方向d3上的厚度t22。
98.每个第二外延区域152的与第一片状图案ns1接触的侧壁部152s可以彼此间隔开。在第一片状图案ns1包括在第三方向d3上彼此相邻的下片状图案ns1和上片状图案ns1的情况下，第二外延区域152的与下片状图案ns1接触的侧壁部152s可以不与第二外延区域152的与上片状图案ns1接触的侧壁部152s接触。例如，参照图2，沿第三方向d3彼此相邻的侧壁部152s可以彼此间隔开并且可以不彼此接触。
99.如图5中所示，第二外延区域152的底部152b可以覆盖最下面的内间隔件142_lo的侧壁142_sw的一部分(例如，与最下面的内间隔件142_lo的侧壁142_sw的一部分叠置)。第二外延区域152的底部152b可以覆盖最下面的内间隔件142_lo与第一下部图案bp1之间的第一边缘edge1(例如，与最下面的内间隔件142_lo和第一下部图案bp1之间的第一边缘edge1叠置)。
100.如图6中所示，每个第二外延区域152的侧壁部152s可以覆盖内间隔件142的侧壁142_sw的一部分(例如，与内间隔件142的侧壁142_sw的一部分叠置)。每个第二外延区域152的侧壁部152s可以例如部分地沿内间隔件142的侧壁142_sw延伸。每个第二外延区域152的侧壁部152s可以覆盖内间隔件142与第一片状图案ns1之间的第二边缘edge2(例如，与内间隔件142和第一片状图案ns1之间的第二边缘edge2叠置)。
101.内间隔件可以包括在第三方向d3上彼此间隔开的第一子内间隔件和第二子内间隔件。第一子内间隔件可以设置在第一片状图案ns1上方，并且第二子内间隔件可以设置在第一片状图案ns1下方。第一子内间隔件和第二子内间隔件可以与第一片状图案ns1接触。每个第二外延区域152的侧壁部152s可以覆盖第一子内间隔件的侧壁的一部分和第二子内间隔件的侧壁的一部分。
102.最下面的内间隔件142_lo的侧壁142_sw可以包括被第二外延区域152的底部152b覆盖的部分、被第二外延区域152的侧壁部152s覆盖的部分、以及未被第二外延区域152覆盖的部分。
103.第二外延区域152可以包括掺杂有第二n型杂质的si。第二n型杂质可以不同于第一n型杂质。例如，第二n型杂质可以包括as。第二n型杂质可以以约0.2at％至约4at％的量包括在第二外延区域152中。例如，第二外延区域152中的第二n型杂质的浓度可以在1e20(/cm3)至2e21(/cm3)的范围内。
104.第二外延区域152可以包括掺杂碳。碳可以以小于0.3at％的量包括在第二外延区域152中。换句话说，第二外延区域152的碳浓度可以小于1.5e20(/cm3)。
105.参照图2，第三外延区域153可以形成在第一外延区域151和第二外延区域152上。第三外延区域153可以连接每个第二外延区域152的底部152b和每个第二外延区域152的侧壁部152s，每个第二外延区域152的侧壁部152s与每个第二外延区域152的底部152b间隔开。第三外延区域153还可以将每个第二外延区域152的彼此间隔开的侧壁部152s连接。第三外延区域153可以与第一外延区域151和第二外延区域152接触。第二外延区域152的底部
152b可以设置在第一外延区域151的底部151b与第三外延区域153之间。
106.第三外延区域153可以覆盖内间隔件142的侧壁142_sw的未被第二外延区域152覆盖的部分。
107.参照图2，第三外延区域153可以突出超过第一有源图案ap1的上表面ap1_us第一高度h。第一有源图案ap1的上表面ap1_us可以是设置在第一片状图案ns1的顶部上的第一片状图案的上表面ns1_us。第一高度h可以是例如约0nm至约10nm。
108.第三外延区域153可以包括掺杂有第三n型杂质的si。第三n型杂质可以不同于第一n型杂质和第二n型杂质。例如，第三n型杂质可以包括磷(p)。第三n型杂质可以以约4at％至约12at％的量包括在第三外延区域153中。例如，第三外延区域153中的第三n型杂质的浓度可以在2e20(例如，2e21)(/cm3)至6e21(/cm3)的范围内。
109.由于磷(p)在硅(si)中具有大的扩散系数，因此第一源/漏图案150中的磷(p)会潜在地扩散到第一下部图案bp1的在第三方向d3上与第一栅极结构gs1叠置的部分中。例如，最下面的内间隔件142_lo与第一下部图案bp1之间的第一边缘edge1会成为磷(p)容易扩散的路径。由于磷(p)扩散到第一下部图案bp1的在第一栅极结构gs1下方的部分中，在根据本公开的一些实施例的半导体装置的操作期间会产生漏电流。
110.然而，根据示例实施例，第一外延区域151可以设置在掺杂有磷(p)的第三外延区域153与第一下部图案bp1之间。由于设置了第一外延区域151，所以磷(p)扩散到第一下部图案bp1中的路径的长度可以增加，例如，磷(p)可以在扩散到第一下部图案bp1之前从第三外延区域153扩散到最下面的内间隔件142_lo和第一外延区域151两者。此外，由于第一外延区域151掺杂有与磷(p)相比在硅(si)中具有较小扩散系数的重金属(即sb或bi)，因此即使sb或bi扩散到第一下部图案bp1中，sb或bi也将扩散到第一下部图案bp1中的非常小的区域中，因此不会增加漏电流。因此，使用第一外延区域151可以减少根据本公开的一些实施例的半导体装置中的漏电流。因此，可以改善根据本公开的一些实施例的半导体装置的可靠性。
111.此外，由于第二外延区域152覆盖最下面的内间隔件142_lo与第一下部图案bp1之间的第一边缘edge1，因此磷(p)扩散到第一下部图案bp1中的路径的长度可以增加，例如，磷(p)可以在扩散到第一下部图案bp1之前从第三外延区域153扩散到最下面的内间隔件142_lo以及第一外延区域和第二外延区域152。由于第二外延区域152覆盖内间隔件142与第一片状图案ns1之间的第二边缘edge2，因此磷(p)扩散到第一片状图案ns1中的路径的数量可以增加，例如，第二外延区域152的位置可以使第三外延区域153与第一片状图案ns1之间的扩散最小化。也就是说，由于第二外延区域152覆盖第一边缘edge1和第二边缘edge2，因此可以防止磷(p)过度扩散到第一片状图案ns1中。此外，由于第二外延区域152掺杂有在硅(si)中具有比磷(p)小的扩散系数的砷(as)，因此第二外延区域152中的砷(as)可以表现出与第一外延区域151中的sb或bi相似的效果，例如，砷(as)可以扩散到非常小的区域中而不增加漏电流。
112.图4在剖视图中示出了第一源/漏图案150具有矩形形状，但是本公开不限于此。第一源/漏图案150的侧壁和上表面被示出为直线的，但是本公开不限于此。
113.参照图2和图4，蚀刻停止膜185可以设置在场绝缘膜105的上表面、第一栅极结构gs1的侧壁、第一源/漏图案150的上表面和第一源/漏图案150的侧壁上。蚀刻停止膜185可
以包括相对于稍后将描述的层间绝缘膜190具有蚀刻选择性的材料。蚀刻停止膜185可以包括例如sin、sion、siocn、sibn、siobn、sioc及其组合中的至少一种。
114.层间绝缘膜190可以设置在蚀刻停止膜185上。层间绝缘膜190可以设置在场绝缘膜105和第一源/漏图案150上。层间绝缘膜190可以不覆盖第一栅极覆盖图案145的上表面。例如，层间绝缘膜190的上表面可以放置在与第一栅极覆盖图案145的上表面相同的平面上。
115.层间绝缘膜190可以包括例如氧化硅、氮化硅、氮氧化硅和低k材料中的至少一种。低k材料可以包括例如氟化硅酸四乙酯(fteos)、氢倍半硅氧烷(hsq)、双苯并环丁烯(bcb)、正硅酸甲酯(tmos)、八甲基环四硅氧烷(omcts)、六甲基二硅氧烷(hmds)、三甲基硅烷硼酸酯(tmsb)、二乙酰氧基二叔丁硅氧烷(dadbs)、三甲基硅烷磷酸酯(tmsp)、聚四氟乙烯(ptfe)、东燃硅氮烷(tonen silazen；tosz)、氟硅酸盐玻璃(fsg)、聚酰亚胺纳米泡沫(例如，聚环氧丙烷)、碳掺杂氧化硅(cdo)、有机硅酸盐玻璃(osg)、silk、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或其组合，但是本公开不限于此。
116.图8是用于说明根据本公开的一些实施例的半导体装置的图。图9是用于说明根据本公开的一些实施例的半导体装置的图。为了方便，在下文中，将主要集中于相对于图1至图7的实施例的差异来描述图8和图9的实施例。具体地，图8和图9分别是根据本公开的一些实施例的半导体装置的图2的部分p和部分q的放大剖视图。
117.参照图8，在根据一些实施例的半导体装置中，第一外延区域151的底部151b可以覆盖最下面的内间隔件142_lo的侧壁142_sw的一部分(例如，与最下面的内间隔件142_lo的侧壁142_sw的一部分叠置)(例如，而不是完全在侧壁142_sw下方的较低水平处)。
118.最下面的内间隔件142_lo的侧壁142_sw可以包括被第一外延区域151的底部151b覆盖(例如，与第一外延区域151的底部151b叠置)的部分、被第二外延区域152的底部152b覆盖(例如，与第二外延区域152的底部152b叠置)的部分、被第二外延区域152的侧壁部152s覆盖(例如，与第二外延区域152的侧壁部152s叠置)的部分以及未被第二外延区域152覆盖(例如，未与第二外延区域152叠置)的部分。
119.当第一外延区域151的底部151b覆盖最下面的内间隔件142_lo的侧壁142_sw的一部分时，包括在第三外延区域153中的磷(p)扩散到第一下部图案bp1中的路径的长度可以进一步增加，例如，在到达第一下部图案bp1之前，磷(p)会需要扩散通过额外的层/距离。因此，可以进一步减小可能由第一下部图案bp1产生的漏电流。
120.参照图9，在根据一些实施例的半导体装置中，第二外延区域152的侧壁部152s可以不覆盖内间隔件142的侧壁142_sw。第二外延区域152的侧壁部152s可以不沿内间隔件142的侧壁142_sw延伸。
121.图10是根据本公开的一些实施例的半导体装置的图。图11和图12是图10的部分r的放大剖视图。为了方便，在下文中，将主要集中于相对于图1至图7的实施例的差异来描述图10至图12的实施例。
122.参照图10至图12，在根据一些实施例的半导体装置中，第二外延区域152可以沿第一外延区域151的底部151b的上表面、内间隔件142和第一片状图案ns1连续形成。
123.第二外延区域152可以沿第一源/漏凹进150r的侧壁连续形成。第二外延区域152的底部152b可以沿第一外延区域151的底部151b的上表面延伸。每个第二外延区域152的侧
壁部152s可以沿内间隔件142的侧壁142_sw和第一片状图案ns1的侧壁延伸。第二外延区域152的底部152b可以直接连接到每个第二外延区域152的侧壁部152s。
124.第二外延区域152通常覆盖第一外延区域151的底部151b的上表面、最下面的内间隔件142的侧壁142_sw和最下面的第一片状图案ns1的侧壁。每个第二外延区域152的侧壁部152s通常可以覆盖内间隔件142的侧壁142_sw。
125.参照图11，每个第二外延区域152的在第一片状图案ns1的侧壁上的侧壁部152s的厚度t31可以与每个第二外延区域152的在内间隔件142的侧壁142_sw上的侧壁部152s的厚度t32相同。例如，内间隔件142的侧壁142_sw上的第二外延区域152的厚度t32可以是从内间隔件142的在第三方向d3上的中点测量的第二外延区域152的厚度t32。
126.参照图12，每个第二外延区域152的在第一片状图案ns1的侧壁上的侧壁部152s的厚度t31可以大于每个第二外延区域152的在内间隔件142的侧壁142_sw上的侧壁部152s的厚度t32。
127.图13是根据本公开的一些实施例的半导体装置的图。图14是根据本公开的一些实施例的半导体装置的图。在下文中，将主要集中于相对于图1至图7的实施例的差异来描述图13和图14的实施例。
128.参照图13和图14，在根据一些实施例的半导体装置中，第一外延区域151可以与第一片状图案ns1接触。第一源/漏图案150包括第一外延区域151和第三外延区域153，但不包括第二外延区域(图2的152)。
129.每个第一外延区域151可以包括底部151b和侧壁部151s。每个第一外延区域151的侧壁部151s可以形成在限定第一源/漏凹进150r的第一片状图案ns1的端部处。每个第一外延区域151的侧壁部151s可以与第一片状图案ns1接触。例如，每个第一外延区域151的底部151b可以不与每个第一外延区域151的侧壁部151s接触。
130.在图13和图14的实施例中，与图6的实施例类似，每个第一外延区域151的侧壁部151s的在第一方向d1上的厚度小于每个第一外延区域151的侧壁部151s的在第三方向d3上的厚度。
131.第三外延区域153可以直接形成在第一外延区域151上。第三外延区域153可以与第一外延区域151接触。第三外延区域153可以与每个第一外延区域151的底部151b和侧壁部151s接触。第三外延区域153可以连接每个第一外延区域151的底部151b和侧壁部151s。
132.每个第一外延区域151的底部151b被示出为不覆盖内间隔件142的侧壁142_sw，但是本公开不限于此。可选地，每个第一外延区域151的底部151b可以覆盖最下面的内间隔件142的侧壁142_sw的一部分。
133.参照图13，每个第一外延区域151的侧壁部151s可以覆盖最下面的内间隔件142的侧壁142_sw的一部分。每个第一外延区域151的侧壁部151s可以沿最下面的内间隔件142的侧壁142_sw的一部分延伸。每个第一外延区域151的侧壁部151s可以覆盖内间隔件142与第一片状图案ns1之间的边界。
134.参照图14，每个第一外延区域151的侧壁部151s可以不覆盖内间隔件142的侧壁142_sw。
135.图15是根据本公开的一些实施例的半导体装置的图。为了方便，在下文中，将主要集中于相对于图13的实施例的差异来描述图15的实施例。
136.参照图15，在根据一些实施例的半导体装置中，第一源/漏图案150还可以包括第二外延区域152。
137.第二外延区域152可以将每个第一外延区域151的底部151b和侧壁部151s连接。第二外延区域152还可以连接每个第一外延区域151的在第三方向d3上彼此相邻的侧壁部151s。
138.每个第二外延区域152可以包括底部152b和侧壁部152s。每个第二外延区域152的底部152b可以沿每个第一外延区域151的底部151b的上表面延伸。每个第二外延区域152的侧壁部152s可以沿内间隔件142的侧壁142_sw延伸。
139.每个第一外延区域151的侧壁部151s可以包括在第三方向d3上彼此间隔开的第一侧壁部和第二侧壁部。每个第二外延区域152的侧壁部152s可以连接每个第一外延区域151的第一侧壁部和第二侧壁部。每个第二外延区域152的侧壁部152s可以与每个第一外延区域151的第一侧壁部和第二侧壁部接触。
140.每个第二外延区域152的侧壁部152s的一部分和每个第二外延区域152的底部152b可以连接每个第一外延区域151的侧壁部151s和底部151b。
141.图16是根据本公开的一些实施例的半导体装置的图。图17是根据本公开的一些实施例的半导体装置的图。图18是根据本公开的一些实施例的半导体装置的图。图19是根据本公开的一些实施例的半导体装置的图。为了方便，在下文中，将主要集中于相对于图1至图7的实施例的差异来描述图16至图19的实施例。
142.参照图16，在根据一些实施例的半导体装置中，第一源/漏图案150可以包括内部气隙ag_in。内部气隙ag_in可以设置在第三外延区域153中。第三外延区域153通常可以围绕内部气隙ag_in。包括在第三外延区域153中的半导体材料通常可以围绕内部气隙ag_in。
143.设置在沿第三方向d3彼此相邻的第一片状图案ns1之间的第一栅极间结构gs1_int可以在第一方向d1上与内部气隙ag_in叠置。内部气隙ag_in可以在第一方向d1上与内间隔件142叠置。内部气隙ag_in可以不与内间隔件142接触。
144.参照图17，根据本公开的一些实施例的半导体装置还可以包括设置在内间隔件142与第一源/漏图案150之间的外部气隙ag_out。外部气隙ag_out可以被内间隔件142和第一源/漏图案150围绕。外部气隙ag_out可以被内间隔件142和第三外延区域153围绕。在第二外延区域152设置在内间隔件142的侧壁142_sw上的情况下，如图10和图15中所示，外部气隙ag_out可以被内间隔件142和第二外延区域152围绕。
145.外部气隙ag_out可以与内间隔件142接触。外部气隙ag_out可以被内间隔件142的表面和包括在第一源/漏图案150中的半导体材料围绕。可选地，外部气隙ag_out可以设置在内间隔件142中的一些与第一源/漏图案150之间。
146.参照图18，在根据一些实施例的半导体装置中，第一源/漏图案150还可以包括形成在第三外延区域153上的覆盖外延半导体区域154。覆盖外延半导体区域154可以包括si。
147.例如，覆盖外延半导体区域154可以包括未掺杂的si。这里，术语“未掺杂的si”指不包括有意掺杂的杂质的si，而不是不包括杂质的si。在另一示例中，覆盖外延半导体区域154可以包括掺杂有n型杂质的si。覆盖外延半导体区域154的n型杂质浓度可以低于第三外延区域153的n型杂质浓度。
148.参照图19，根据本公开的一些实施例的半导体装置还可以包括设置在第一源/漏
图案150上的源/漏接触件180。源/漏接触件180可以连接到第一源/漏图案150。源/漏接触件180可以穿过层间绝缘膜190和蚀刻停止膜185连接到第一源/漏图案150。
149.金属硅化物膜155可以进一步设置在源/漏接触件180与第一源/漏图案150之间。源/漏接触件180的底表面被示出为高于最上面的第一片状图案ns1的底表面，但是本公开不限于此。可选地，源/漏接触件180的底表面可以位于最下面的第一片状图案ns1的底表面与最上面的第一片状图案ns1的底表面之间。
150.源/漏接触件180被示出为单层膜，但是本公开不限于此。源/漏接触件180可以包括例如金属、金属合金、导电金属氮化物、导电金属碳化物、导电金属氧化物、导电金属碳氮化物和2d材料中的至少一种。金属硅化物膜155可以包括金属硅化物。
151.图20是根据本公开的一些实施例的半导体装置的布局图。图21是沿图20的线d-d截取的剖视图。
152.详细地，沿图20的线a-a截取的剖视图可以与图2、图5、图6和图8至图18中的一个相同。图20的第一区域i可以与图1至图19中的任一个的其对应物基本相同。因此，在下文中，将主要集中于图20的第二区域ii来描述图20和图21的实施例。
153.参照图20和图21，根据本公开的一些实施例的半导体装置可以包括第一有源图案ap1、多个第一栅电极120、第二有源图案ap2、多个第二栅电极220和第二源/漏图案250。
154.基底100可以包括第一区域i和第二区域ii。第一区域i可以是形成有nmos的区域，第二区域ii可以是形成有pmos的区域。
155.第一有源图案ap1和第一栅电极120可以设置在基底100的第一区域i中。第二有源图案ap2和第二栅电极220可以设置在基底100的第二区域ii中。
156.第二有源图案ap2可以包括第二下部图案bp2和多个第二片状图案ns2。第二下部图案bp2可以从基底100突出。第二下部图案bp2可以在第一方向d1上延伸。第二片状图案ns2可以设置在第二下部图案bp2上。第二片状图案ns2可以在第三方向d3上与第二下部图案bp2间隔开。
157.第二下部图案bp2和第二片状图案ns2可以包括元素半导体材料(例如，si或ge)、iv-iv族化合物半导体和iii-v族化合物半导体中的一种。第二下部图案bp2可以是包括si的si下部图案，并且第二片状图案ns2可以是包括si的si片状图案。
158.第二栅极结构gs2可以设置在基底100上。第二栅极结构gs2可以在第二方向d2上延伸。第二栅极结构gs2可以在第一方向d1上彼此间隔开。
159.第二栅极结构gs2可以设置在第二有源图案ap2上。第二栅极结构gs2可以与第二有源图案ap2交叉。第二栅极结构gs2可以与第二下部图案bp2交叉。第二栅极结构gs2可以围绕第二片状图案ns2。
160.第二栅极结构gs2可以包括例如第二栅电极220、第二栅极绝缘膜230、第二栅极间隔件240和第二栅极覆盖图案245。
161.第二栅极结构gs2可以包括第二栅极间结构gs2_int，第二栅极间结构gs2_int设置在沿第三方向d3彼此相邻的第二片状图案ns2之间以及第二下部图案bp2与第二片状图案ns2之间。第二栅极间结构gs2_int可以包括第二栅电极220和第二栅极绝缘膜230，并且第二栅电极220和第二栅极绝缘膜230设置在第二片状图案ns2之间以及第二下部图案bp2与第二片状图案ns2之间。
162.与第一栅极间隔件140不同，第二栅极间隔件240可以不包括内间隔件(例如，第一栅极间隔件140的内间隔件142)。也就是说，第二栅极绝缘膜230可以与第二源/漏图案250接触。
163.第二栅电极220、第二栅极绝缘膜230、第二栅极间隔件240和第二栅极覆盖图案245分别与第一栅电极120、第一栅极绝缘膜130、第一栅极间隔件140和第一栅极覆盖图案145基本相同。因此，将省略其详细描述。
164.第二源/漏图案250可以形成在第二有源图案ap2上。第二源/漏图案250可以形成在第二下部图案bp2上。第二源/漏图案250可以连接到第二片状图案ns2。
165.第二源/漏图案250可以设置在第二栅极结构gs2的侧面上。第二源/漏图案250可以设置在沿第一方向d1彼此相邻的第二栅极结构gs2之间。例如，第二源/漏图案250可以设置在第二栅极结构gs2中的每个的两侧上。可选地，第二源/漏图案250可以设置在第二栅极结构gs2的第一侧上，但不设置在第二栅极结构gs2的与第二栅极结构gs2的第一侧相对的第二侧上。
166.第二源/漏图案250可以包括在使用第二片状图案ns2作为沟道区的晶体管的源极/漏极中。第二源/漏图案250可以设置在第二源/漏凹进250r中。第二源/漏凹进250r的底表面可以由第二下部图案bp2限定。第二源/漏凹进250r的侧壁可以由第二片状图案ns2和第二栅极结构gs2限定。具体地，第二栅极结构gs2(特别地，第二栅极绝缘膜230)可以限定第二源/漏凹进250r的一部分。
167.第二源/漏图案250可以包括下半导体图案251、上半导体图案252和覆盖半导体图案253。下半导体图案251、上半导体图案252和覆盖半导体图案253可以是外延半导体区域。
168.下半导体图案251和上半导体图案252可以包括sige。换句话说，下半导体图案251和上半导体图案252可以包括sige膜。例如，下半导体图案251的ge含量小于上半导体图案252的ge含量。
169.下半导体图案251和上半导体图案252可以包括掺杂的p型杂质。p型杂质可以是例如硼(b)。
170.覆盖半导体图案253可以形成在下半导体图案251和上半导体图案252上。覆盖半导体图案253可以包括例如硅(si)。虽然双层sige半导体图案被示出为设置在覆盖半导体图案253下方，但是本公开不限于此。
171.图22至图32是根据本公开的一些实施例的制造半导体装置的方法中的阶段的剖视图。图22至图32是沿图1的线a-a截取的剖视图，并且示出了如何制造例如图1至图7的半导体装置。
172.参照图22，可以在基底100上形成第一下部图案bp1和上部图案结构u_ap。
173.上部图案结构u_ap可以设置在第一下部图案bp1上。上部图案结构u_ap可以包括交替堆叠在第一下部图案bp1上的牺牲图案sc_l和有源图案act_l。例如，牺牲图案sc_l可以包括sige膜，并且有源图案act_l可以包括si膜。
174.此后，可以在上部图案结构u_ap上形成虚设栅极绝缘膜130p、虚设栅电极120p和虚设栅极覆盖膜120_hm。虚设栅极绝缘膜130p可以包括例如氧化硅。虚设栅电极120p可以包括例如多晶硅。虚设栅极覆盖膜120_hm可以包括例如氮化硅。可以在虚设栅电极120p的侧壁上形成第一预栅极间隔件140p。
175.参照图23，可以使用虚设栅电极120p作为掩模在上部图案结构u_ap中形成第一源/漏凹进150r。第一源/漏凹进150r的一部分可以形成在第一下部图案bp1中。第一源/漏凹进150r的底表面可以由第一下部图案bp1限定。
176.参照图24，可以去除牺牲图案sc_l的由第一源/漏凹进150r暴露的一部分。此后，可以在部分地去除了牺牲图案sc_l的位置处形成内间隔件142。
177.参照图25，可以沿第一源/漏凹进150r的底表面形成第一预外延区域150ba。
178.在形成第一预外延区域150ba期间，可以在有源图案act_l的被暴露的部分上形成虚设外延区域150sa。可以通过例如外延生长方法来形成第一预外延区域150ba和虚设外延区域150sa。
179.在第一预外延区域150ba和虚设外延区域150sa的外延生长期间，第一下部图案bp1和有源图案act_l可以全部被暴露。因此，第一预外延区域150ba和虚设外延区域150sa可以一起形成。通过控制第一预外延区域150ba和虚设外延区域150sa的外延生长的工艺参数，第一预外延区域150ba可以形成为在第三方向d3上具有比虚设外延区域150sa的在第一方向d1上的厚度大的厚度。
180.参照图25和图26，可以通过修整50去除虚设外延区域150sa。
181.在蚀刻虚设外延区域150sa的同时，也可以部分地去除第一预外延区域150ba。然而，由于第一预外延区域150ba的在第三方向d3上的厚度大于虚设外延区域150sa的在第一方向d1上的厚度，因此不会完全去除第一预外延区域150ba。作为修整50的结果，可以沿第一源/漏凹进150r的底表面形成第一修整外延区域150baa。
182.参照图26和图27，可以沿第一源/漏凹进150r的底表面形成第二预外延区域150bb。可以通过在第一修整外延区域150baa上形成附加外延区域来获得第二预外延区域150bb。
183.在形成第二预外延区域150bb期间，可以在有源图案act_l的暴露部分上形成虚设外延区域150sa。可以通过例如外延生长方法来形成第二预外延区域150bb和虚设外延区域150sa。
184.参照图27和图28，可以通过修整50去除虚设外延区域150sa。在蚀刻虚设外延区域150sa的同时，也可以部分地去除第二预外延区域150bb。
185.作为修整50的结果，可以沿第一源/漏凹进150r的底表面形成第二修整外延区域150bba。可以重复执行外延生长和修整50。
186.参照图29，可以沿第一源/漏凹进150r的底表面形成第一外延区域151。第一外延区域151包括底部151b。可以通过循环生长方法来形成第一外延区域151的底部151b。循环生长方法可以指重复执行外延生长和修整(图28的50)的方法。
187.参照图30，可以在第一外延区域151上形成第二外延区域152。此后，可以在第二外延区域152上形成第三外延区域153。以这种方式，可以在第一源/漏凹进150r中形成第一源/漏图案150。可以通过外延生长方法来形成第二外延区域152和第三外延区域153。
188.参照图31，在第一源/漏图案150上顺序地形成蚀刻停止膜185和层间绝缘膜190。
189.此后，通过去除层间绝缘膜190的一部分、蚀刻停止膜185的一部分、第一预栅极间隔件140p的一部分和虚设栅极覆盖膜120_hm来暴露虚设栅电极120p的上表面。在虚设栅电极120p的上表面被暴露的同时，可以形成外间隔件141。
190.参照图31和图32，可以通过去除虚设栅极绝缘膜130p和虚设栅电极120p而在第一栅极间隔件140之间暴露上部图案结构u_ap。此后，可以通过去除牺牲图案sc_l来形成第一片状图案ns1。以这种方式，在第一栅极间隔件140之间形成栅极沟槽120t。一旦去除牺牲图案sc_l，就可以暴露内间隔件142。
191.此后，参照图2，可以在栅极沟槽120t中形成第一栅极绝缘膜130和第一栅电极120。此外，可以在栅极沟槽120t中形成第一栅极覆盖图案145。
192.通过总结和回顾，本公开的示例实施例提供了一种能够改善性能和可靠性的半导体装置。也就是说，根据示例实施例，源区/漏区的一部分掺杂有在硅中具有比磷或砷相对低的扩散系数的重金属(例如，锑(sb)或铋(bi))，从而使底部漏电流最小化并控制短沟道效应。
193.在此已经公开了示例实施例，尽管采用了特定的术语，但是它们仅以一般性的和描述性的含义来使用并将被解释，而不是出于限制的目的。在一些情况下，自提交本技术之时起，对于本领域普通技术人员将明显的是，除非另外具体指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离本发明的如权利要求中阐述的精神和范围的情况下，可以做出形式和细节上的各种改变。