半导体器件中的寄存器屏蔽的制作方法

1.本说明涉及半导体器件。
2.一个或多个实施例可以应用于各种产品，诸如例如微控制器或微处理器。


背景技术：

3.诸如通用(gp)微控制器或微处理器之类的数字片上系统(soc)包括一大组数字ip核(ip)。
4.ip(知识产权)核心(简称ip核心或简称ip)适用于可用于生产诸如现场可编程门阵列(fpga)或产品专用集成电路(asic)等电路的逻辑或数据块。
5.ip可能非常复杂，支持许多特征。
6.某些ip可以设计为仅在特定环境下运行，在其他环境下可能会变得无用、甚至有害。例如，为微控制器单元(mcu)设计的ip可能不适合微处理器单元(mpu)和/或为特定客户设计的ip不兼容旧固件的使用，等等。
7.可以考虑通过物理上防止某些寄存器在特定设备设计中实例化来解决这些问题。然而，“硅输出(silicon is out)”(例如，相关设备已投入生产)可能会出现意外情况，因此实施此类干预已为时过晚。能够在不重新设计电路的情况下选择性地禁用/防止不期望的或“有缺陷”的操作特征将是有利的。


技术实现要素：

8.在一个实施例中，半导体器件包括：寄存器组，其在操作中存储数字数据；耦合到该组寄存器的接口，其中该接口在操作中接收访问该寄存器组的寄存器的外部请求；以及耦合在接口和寄存器组之间的可选择性激活的寄存器屏蔽电路装置。一旦寄存器屏蔽电路装置被激活，就会拦截由接口接收的请求，并将其指向寄存器组的寄存器；确定拦截的请求是否指向访问被禁止的寄存器组的寄存器的部分；并且通过防止访问被存储在寄存器组的寄存器的部分中的数据，来响应被拦截的请求指向访问被禁止的寄存器组的寄存器的部分的确定。
9.在一个实施例中，一种方法包括：确定耦合在集成电路的接口和集成电路的寄存器组之间的寄存器屏蔽电路是否已被激活；响应于所述寄存器屏蔽电路已被激活的确定：拦截由所述接口接收并且指向所述寄存器组的寄存器的请求；确定被拦截的请求是否指向访问被禁止的寄存器组的寄存器的部分；以及通过防止访问存储在所述寄存器组的寄存器的所述部分中的数据，来响应所述被拦截的请求指向访问被禁止的所述寄存器组的寄存器的部分的确定；并且响应于确定所述寄存器屏蔽电路未被激活，通过访问所述寄存器组的寄存器来响应由所述接口接收并且指向所述寄存器组的寄存器的请求。
10.在一个实施例中，一种系统包括：多个处理电路，每个处理电路包括寄存器组，其中寄存器在操作中存储数据；一个或多个接口，其在操作中接收访问多个处理电路的寄存器的请求；以及耦合在多个处理电路的处理电路和一个或多个接口的接口之间的多个寄存
器屏蔽电路，所述多个寄存器屏蔽电路包括激活寄存器屏蔽电路组和未激活寄存器屏蔽电路组。所述激活寄存器屏蔽电路组中的激活寄存器屏蔽电路在操作中：拦截指向耦合到所述激活寄存器屏蔽电路组的处理电路的寄存器的接收请求；确定所拦截的请求是否指向访问被禁止的寄存器的部分；并且通过防止访问存储在寄存器的部分中的数据来响应被拦截的请求指向访问被禁止的寄存器的部分的确定。未激活寄存器屏蔽电路组中的未激活寄存器屏蔽电路在操作中将接收到的指向耦合到未激活的寄存器屏蔽电路的处理电路寄存器的请求转发到相应的处理电路。
11.在一个实施例中，非暂态计算机可读介质的内容配置集成电路的寄存器屏蔽电路装置以执行一种方法，其中寄存器屏蔽电路装置耦合在集成电路的接口和集成电路的寄存器组之间。该方法包括：确定寄存器屏蔽电路装置是否已被激活；响应于所述寄存器屏蔽电路装置已被激活的确定：拦截由所述接口接收并指向寄存器组的寄存器的请求；确定被拦截的请求是否指向访问被禁止的寄存器组的寄存器的部分；以及通过防止访问存储在所述寄存器组的寄存器的所述部分中的数据，来响应所拦截的请求指向访问被禁止的所述寄存器组的寄存器的部分的确定。
附图说明
12.现在将仅通过示例，参考附图描述一个或多个实施例，其中：
13.图1是可以有利地应用实施例的示例性上下文的框图；
14.图2是本公开实施例可能实现的示例性功能图；
15.图3是本公开实施例可能实现的示例性框图；
16.图4是本公开实施例的可能应用示例图；
17.图5、图6和图7是本公开实施例的可能实现细节的示例；和
18.图8是使用实施例的可能上下文的示例性框图。
19.除非另有说明，否则不同附图中的相应数字和符号通常指的是相应的部件。
20.绘制附图是为了清楚地示出实施例的相关方面，并且不必按比例绘制。
21.图中绘制的特征边缘不一定表示特征范围的终止。
具体实施方式
22.在接下来的描述中，示出了各种具体细节，以便提供对根据描述的实施例的各种示例的深入理解。可以在没有一个或多个特定细节的情况下获得实施例，或者使用其他方法、组件、材料等。在其他情况下，未详细说明或描述已知的结构、材料或操作，从而不会模糊实施例的各个方面。
23.在本说明书的框架中对“实施例”或“一个实施例”的引用旨在指示与实施例相关的特定配置、结构或特性包含在至少一个实施方式中。因此，在本说明书的各个点中可能出现的短语，如“在一个实施例中”、“在一个实现例中”等，不一定指的是同一实施例。此外，在一个或多个实施例中，可以以任何适当的方式组合特定配置、结构或特性。
24.此处使用的标题/参考仅为方便而提供，因此不定义保护范围或实施例的范围。
25.如本说明书导言部分所述，数字片上系统(soc)，如通用(gp)微控制器或微处理器，包括一组大型数字ip核(ip)。ip可能非常复杂，支持许多功能。
26.某些ip可以设计为仅在特定环境下运行，在其他环境下可能会变得无用，甚至有害。
27.例如并且仅仅作为示例：
28.为微控制器单元(mcu)设计的ip可能不适合微处理器单元(mpu)，
29.为特定客户设计的ip可能与旧固件不兼容，和/或
30.旧固件中采用的某些功能可能会在新固件中中断。
31.在图1中，显示了半导体器件1，如片上系统(soc)——整体不可见——包括耦合到互连网络icn的部分10(例如，包括安全外围设备的ip)。
32.如图所示，设备部分10包括一个或多个寄存器12。例如，这些寄存器可以是预期用于设备当前预期操作的安全寄存器。
33.此外，设备1可能在其中加载了旧的、未受保护的寄存器14中的“遗留”代码。该代码最终可能是无用的，甚至是令人讨厌的：例如，它可能会改变“字节顺序endianness”，即存储器中数字数据字的字节顺序或序列。
34.举例来说，可以假设图1的外围设备10旨在通过接口if与在其中存储有安全记录18(为简单起见用abcdefgh表示)的安全外部存储器16进行接口。
35.在图1所示的情况下，攻击字节顺序可能会导致用户安全记录被破坏(abcdefgh》》》abcdhgfe)。
36.例如，在以下情况下可能出现图1所示的情况：
37.多年前在外围设备10上设计并测试了一种将外部接口if重新映射到存储器16的功能，该功能随后从规范中删除，但由于某些原因，该功能作为遗留代码(存储在寄存器(如14)中)保留在ip核中，以及
38.控制器被选择用于新的soc，嵌入了新的安全特性，其中安全规范没有考虑(剩余)遗留代码的存在。
39.参与设计新soc的设计和验证团队可能会注意到该遗留代码的存在，并采取措施确保其安全，即使规范中没有说明。
40.然而，(不再指定的)遗留代码的存在可能未被注意到，并可能产生上文所述的负面影响(旧寄存器未受保护，字节顺序可能改变，用户安全记录损坏)。
41.未被注意到的(不再指定)遗留代码的存在可能是由于各种因素造成的，例如：
42.系统复杂性，其中复杂性产生错误；和/或
43.遗留代码与新系统用户不感兴趣的功能相关：通过参考图1的示例，主要关注数据安全的新客户可能完全不知道软件重新映射功能。
44.然而，系统中保留的这些“不必要”功能可能会对真正重要的功能产生影响。
45.此外，一些可能的错误可能特别不幸，并且需要全新的流片。
46.另一方面，如前所述，在某些情况下(例如，硅已经“输出”，也就是说，相应的半导体器件已经在生产中)，实施这种干预已经太晚了。
47.因此，图1通常是可以有利地应用实施例的背景的示例，即半导体器件1(例如，soc，如微控制器单元、mcu或微处理器单元、mpu)，包括寄存器12和14，配置为在其中存储数字信号。
48.如图所示，半导体器件1被配置(例如通过接口if)用于与至少一个另外的器件16
(例如外部安全存储器)通信。
49.例如，如前所述，寄存器12可以是用于设备当前预期操作的安全寄存器，也可以是加载了无用甚至讨厌的“遗留”代码的旧的、未受保护的寄存器。
50.在半导体器件1与其他一个或多个设备16通信期间，寄存器14可能因此暴露于访问请求。
51.图2是涉及使用一个或多个寄存器屏蔽100来屏蔽外围设备10的各种实例(例如，如图1中示例的寄存器14)的可能实施例的功能图。
52.如下文进一步讨论的，与寄存器14耦合的一个或多个寄存器屏蔽电路装置100包括访问检测电路装置200(见图5至图7)，配置为在半导体器件1与一个或多个设备16通信期间检测访问寄存器14的访问请求。
53.寄存器屏蔽电路装置100被配置为在寄存器屏蔽操作模式中选择性地激活，以(完全)屏蔽(一个或多个)寄存器14免受这些访问请求的影响。
54.当在寄存器屏蔽模式下激活时，寄存器屏蔽电路装置100响应于由访问检测电路检测到的访问请求，防止对寄存器14的访问。
55.在本文所讨论的示例中，(一个或多个)寄存器屏蔽100与具有相关使能otp单元特征104的otp(一次性可编程)单元102协作。
56.本领域技术人员目前已知各种常规otp实现方式，它们可以有利地应用于本文所示的示例中。这些示例实际上对所使用的特定otp实现基本上是“透明的”。
57.图3是本公开实施例的可能实现细节的示例性框图。
58.如图3所示，寄存器屏蔽100可以实现为数字组件的部分，该数字组件在包括互连/总线矩阵和/或协议桥中的集中式逻辑电路的系统中作为数字接口(例如，互连，如高级微控制器总线架构、amba接口或协议桥)而被激活。
59.如图3所示的系统包括处理单元(例如cpu)106，该处理单元106以及相关直接存储器访问(dma)电路装置108，该电路装置108通过互连/总线矩阵110耦合，处理单元106以及相关直接存储器访问(dma)电路装置108可能还通过一个协议桥112耦合到各种外围实例——如图2中的参考10所示。
60.这些外围实例可以包括(仅作为示例)：
61.非易失性存储器接口10a，
62.随机存取存储器(ram)控制接口10b，
63.外部存储器接口10c，
64.串行外围接口(spi)10d
65.通用串行总线(usb)10e。
66.如图3所示，与外围实例10a、10b和10c的通信是通过互连/总线矩阵110进行的(例如，寄存器屏蔽100代表特定的总线/互连节点或目标接口100a)，与外围实例10d和10e的通信涉及协议桥112。
67.如图所示，每个寄存器屏蔽100都与otp单元组相关联，在图3中共同表示为102。
68.这些单元可以基于soc规范实现为电子熔断器(e-fuses)金属选项、专有单元、非易失性存储器(nvm)中的选项位等，如本领域中的其他常规手段。
69.实际上，寄存器屏蔽100可被视为使能开关和“禁止”寄存器地址组。当这种开关接
通(导电)并且检测到对其中一个禁止寄存器的写入访问时，该访问被过滤，以便寄存器(如14)中的数据不被暴露(如上文所讨论的各种原因所需)。
70.这些寄存器屏蔽100可以实现为现有互连节点或目标接口中的特征。
71.图4举例说明了包括n个外围实例101到10n的系统，每个实例包括两个寄存器，例如寄存器1和寄存器2。条rb表示受保护的寄存器位。
72.n个电子熔断器(e-fuse)-大约20或30个被发现是足够的数目-用于屏蔽目的的选择(外围/寄存器/半字节)。
73.例如(这些定量数据仅仅是示例性和非限制性的)：
74.五个位将选择外围设备(例如外围设备102)；
75.十个位将选择寄存器(例如寄存器2)；
76.8位掩码将选择4位半字节进行保护(例如，位23:20)；以及
77.掩码可以应用于多个字段或完整寄存器。
78.图5、图6和图7示出了如本文示例的寄存器屏蔽100，其被实现为互连(例如，高级外围总线、apb或高级高性能总线、ahb)的专用独立模块，包括耦合到例如20/30e-fuse总线和响应生成器201的地址解码器200。
79.当匹配受保护地址时(即当试图访问“禁止”寄存器14时)，这样的模块可以提供错误消息或假响应。
80.这种模块可以实现为互连桥或解码器(例如，ahb到apb)的子模块。
81.图5和图6说明了两种可能的实现方式。
82.图5说明了作为独立组件的可能实现方式，由解码逻辑(地址解码器200，可能与滤波逻辑相关)和响应生成器201组成。
83.图6说明了一种可能的实现方式，其中地址解码器200和响应生成器201是互连组件的公共子块(如协议桥)。通过将用于寄存器屏蔽的滤波电路块(明确地称为200a)集成在与(现有)地址解码器200相同的组件中，这样的实现方式有助于节省面积和降低复杂性。
84.图7(参考图5的实现)说明了地址解码器200在输入202处与otp总线耦合(另请参见图3中的102)。这可以通过用于otp管理的专用数字控制器实现，该控制器有助于在安全约束下或通过选项位编程和读取otp单元。
85.地址解码器200可以被配置为检测通过ahb请求总线接收的访问“禁止”寄存器的请求(指示为204)。
86.寄存器屏蔽反应可以是：
87.响应生成模块201中生成的错误消息，
88.或者屏蔽100保持沉默。
89.所采用的选项可以是耦合到otp总线(e-fuse总线)的配置寄存器208的内容的函数。
90.响应于通过地址解码器200检测到的访问“禁止”寄存器的请求204，可以通过ahb响应总线发回错误消息。
91.这可以通过由地址解码器200控制的多路复用器210实现，多路复用器具有耦合到响应生成模块201的第一输入和耦合到屏蔽100的ahb响应总线的输入端口的第二输入。
92.因此，使用错误的访问输出/中断来警告安全系统或选通安全信息。
93.因此，图5和图6加上迄今为止讨论的图7说明了半导体器件1，该器件包括一个或多个寄存器部分(虽然为了简单起见，本文参考了整个寄存器14，但讨论同样适用于寄存器的仅部分)，配置为在其中存储数字信号。
94.半导体器件1被配置为(例如，参见参考文献if；110、112；10a至10e)与器件1外部的至少一个另外的器件16通信(参见图8)。在半导体器件1与器件16的通信期间，某些“不期望的”或“禁止的”寄存器(部分)或部分14暴露于访问请求。
95.如上所述，寄存器屏蔽电路装置100包括访问检测电路装置200，访问检测电路装置200被配置为在半导体器件1与寄存器16通信期间检测访问这些寄存器14的访问请求。
96.寄存器屏蔽电路装置100被配置为在寄存器屏蔽模式下选择性地激活，例如经由配置寄存器208(对所接收的配置信息敏感，例如经由otp总线)。
97.当在寄存器屏蔽模式下激活时，寄存器屏蔽电路装置100响应于通过访问检测电路装置200检测到的访问请求，防止访问寄存器部分14。
98.如图5和图6以及如到目前为止所讨论的图7所示的设备，有助于标识半导体设备1中的一个或多个寄存器部分14，该寄存器部分14被配置为在其中存储旨在被排除与设备16通信的数字信号。例如，对应于为一个客户开发的功能和/或基于法律原因不得暴露于大众市场的功能的数字信号。
99.与如此标识的寄存器部分14耦合的寄存器屏蔽电路装置100可以在寄存器屏蔽模式下激活(例如在otp控制下，如参考102所示)。
100.当在寄存器屏蔽模式下激活时，寄存器屏蔽电路装置100(完全)屏蔽已标识的寄存器部分14，使其不受访问请求的影响，例如，响应于访问检测电路200检测到的访问请求而禁止访问。
101.有利的是，如图7所示，可以提供由配置寄存器208控制的另一个多路复用器212。
102.另一多路复用器212的输出耦合到ahb请求总线的输出端口。
103.此外，另一多路复用器212具有耦合到屏蔽100中的数据总线db(这可以假设是来自“关键”寄存器部分14)的第一输入，以及耦合到反相块214的第二输入，该反相块可用于在配置寄存器208的控制下反相总线db上的特定数据位。
104.基于经由反相检测器214a提供给配置寄存器208的otp总线上读取的信息，可以由配置寄存器208控制反相块214，以便反相通过数据总线db接收的数据中的位的某些位。
105.刚刚讨论的反相特征允许在寄存器屏蔽模式(即一种“泄漏屏蔽”模式)中配置寄存器屏蔽电路装置100(在配置寄存器208的控制下，进而接收otp总线上的相应信息)。
106.当在寄存器屏蔽模式下激活时，寄存器屏蔽电路装置100本身允许访问寄存器部分14，以响应访问检测电路200检测到的访问请求。
107.然而，在这种情况下，“泄漏”寄存器屏蔽电路装置(通过反相块214)响应于访问请求，在总线db上对由寄存器部分14返回的数据应用位屏蔽模式。
108.如本文所例示，这种位屏蔽模式包括寄存器部分14响应于由“泄漏”屏蔽所允许的访问请求在总线db上返回的数据中对位中的所选位(例如通过otp总线上提供的信息标识)进行逻辑反相。
109.如图7所示的设备，包括这种有利的屏蔽模式特征，有助于标识(进一步的)寄存器部分14，寄存器部分14被配置为在其中存储数字信号，以便在与设备16通信时应用位屏蔽
模式(例如，在反相块214中)。
110.例如，这可能是数据受一个或多个位的实现错误影响的情况(例如，被认为具有错误的极性)。
111.在这种情况下，不需要防止数据本身(例如整个数据)的暴露。然而，有利的掩模模式特征便于“固定”操作。
112.在寄存器屏蔽模式中激活(例如通过如102所例示的otp控制)寄存器屏蔽电路装置100导致寄存器屏蔽电路装置系统100变得“泄漏”，并允许访问所标识的其他寄存器部分14。
113.当处于寄存器屏蔽模式时，寄存器屏蔽电路装置100将位屏蔽模式(例如，经由反相块214)应用于(例如，通过总线db)由响应于允许的访问请求而标识的(其他)寄存器部分14返回的数据。
114.这可以通过配置寄存器208的内容来控制，配置寄存器208是由otp总线指示的otp值的处理结果。
115.如图7所示，状态寄存器216存储关于尝试/授权访问的信息和细节，并发出相应的消息wrong_access_irq。
116.图8通过与图1的直接比较(在两个图中相应的部件或元件用相应的参考符号表示)示出了(每个)寄存器屏蔽100的行为由otp单元102静态和结构决定。这些可以直接提供在最终管芯上。
117.例如，在旧的、未受保护的寄存器14中存在“遗留”代码(可能不希望产生损坏的数据)或在soc 10中发现的任何漏洞的情况下，可以通过屏蔽任何“不希望”的寄存器(如寄存器14)来补救这种情况，而无需设计团队介入新的流片或重新设计系统。
118.这样，由于屏蔽100的屏蔽作用，即使“物理”存在，该寄存器最终也可能被视为不存在。
119.如结合图7所述，某些示例可能包括有利的“泄漏屏蔽”功能。这样，涉及绝对屏蔽动作(不允许访问“禁止”寄存器部分的请求)的操作可能会导致更软的屏蔽动作，其中允许访问请求，并对响应于这些请求返回的数据应用屏蔽模式(例如，所选位的逻辑反相)。
120.在不损害基本原理的情况下，细节和实施例可能会在不偏离保护范围的情况下相对于仅通过示例描述的内容发生变化，甚至显著变化。
121.半导体器件(1)可概括为包括至少一个寄存器部分(14)，其被配置为具有存储在其中的数字信号，其中半导体器件(2)被配置为(if；110、112；10a至10e)用于与至少一个另外的器件(16)通信，其中所述至少一个寄存器部分(14)在所述半导体器件(1)与所述至少另一个器件(16)通信期间暴露于用于访问所述至少之一个寄存器部分的访问请求，并且半导体器件包括与所述最少一个寄存器部分(14)耦合的寄存器屏蔽电路装置(100)，所述寄存器屏蔽电路装置(100)包括访问检测电路(200)，所述访问检测电路被配置为在所述半导体器件(1)与所述至少一个另外的器件(16)通信期间检测访问所述至少1个寄存器部分(14)的访问请求，其中所述寄存器屏蔽电路装置(100)被配置为在寄存器屏蔽模式下选择性地激活(208)，以屏蔽所述至少一个寄存器部分(14)免受所述访问请求的影响，其中当在所述寄存器屏蔽模式下激活时，响应于由所述访问检测电路(200)检测到的对所述至少一个寄存器部分(14)的访问请求，防止对所述寄存器部分(15)的访问。
122.半导体器件(1)可以包括配置为控制寄存器屏蔽电路装置(100)的激活的一次性可编程otp单元(102、104)。
123.一次性可编程otp单元(102、104)可以实现为电子熔断器。
124.半导体器件(1)可以被配置为经由互连电路装置(110)与至少一个另外的器件(16)通信，并且寄存器屏蔽电路装置(100)可以被包括在互连电路装置(120)中。
125.互连电路装置(110)可以具有相关联的协议桥接器(112)，并且设备(1)可以包括被包括在所述协议桥(112)中的寄存器屏蔽电路装置(100)。
126.寄存器屏蔽电路装置(100)可以被包括在所述互连电路装置(110)中的互连桥或解码器中。
127.寄存器屏蔽电路装置(100)可以被配置为选择性地激活(208)到寄存器屏蔽模式，其中当被激活在所述寄存器屏蔽模式中时，寄存器屏蔽电路装置(100)可以响应于由访问检测电路(200)检测到的访问至少一个寄存器部分(14)的请求而允许访问所述至少一个存储器部分(14)，并且可以对响应于至少一个寄存器部分(14的所述访问请求而返回的数据(db)应用位屏蔽模式(214)。
128.所述位屏蔽模式(214)可以包括响应于所述访问所述至少一个寄存器部分(14)的请求，对所述数据(db)中的选定位(otp总线)进行逻辑反相。
129.一种操作半导体器件(1)的方法可以总结为包括标识半导体器件(2)中的至少一个寄存器部分(14)，该寄存器部分被配置为在其中存储了打算从与至少一个另外的器件(16)的通信中排除的数字信号，并且所述方法包括在所述寄存器屏蔽模式下激活(102)与所标识的至少一个所标识的寄存器部分(14)耦合的寄存器屏蔽电路装置(100)，当在所述寄存器屏蔽模式中被激活时，所述寄存器屏蔽电路装置(100)屏蔽所述至少一个标识的寄存器部分(14)免受所述访问请求的影响，从而防止响应于由所述访问检测电路(200)检测到的对所述至少之一个标识寄存器部分(14)的访问。
130.该方法可以包括标识半导体器件(1)中的至少一个另外的寄存器部分(14)，该寄存器部分被配置为在其中存储有数字信号，当在所述寄存器屏蔽模式下激活时，寄存器屏蔽电路装置(100)可允许访问所标识的所述至少一个另外的寄存器部分(14)，并可将位屏蔽模式(214)应用于响应于由所述至少一个另外的寄存器部分(14)标识的所述访问请求而返回的数据(db)。
131.片上系统(soc)可以是半导体器件的示例，其中可以有利地应用实施例。
132.一个或多个实施例涉及相应的方法。
133.一个或多个实施例可以提供“后硅(post-silicon)”机制来保护ip寄存器和字段。
134.一个或多个实施例可以在寄存器数据路径的解码/寻址/桥接组件内定义启用/禁用特征。
135.一个或多个实施例可用于在安全上下文中保护/阻止不安全特征。
136.一个或多个实施例可以采用otp(一次性可编程)单元。这些电池可以以各种形式在soc中可用或已经可用(例如，作为电子保险丝)。这些单元可以在生产时编程以设置寄存器数据路径的组件(例如，解码、寻址和/或桥接组件)。通过这种方式，可以有选择地控制寄存器访问(例如，选通/写屏蔽/拒绝)，粒度可调。
137.一个或多个实施例可有助于保护(屏蔽)不打算/不希望公开暴露的特征。这可能
是因为这些功能会导致遗留问题和/或对应于已标识和修复的错误，或由于法律原因，例如限制为一个客户开发的功能不可用于大众市场。
138.类似地，可能需要将安全漏洞(例如，在硅中发现并修复的漏洞)和/或可被视为遗留、旧和/或未指定功能或为不同目的设计的功能排除在大众市场风险之外。
139.一个或多个实施例有助于避免这种非预期/非期望的曝光。
140.在一个或多个实施例中，可以在没有设计团队干预的情况下实施适当的补救措施，例如对系统进行新的流片或重新设计。
141.在一个实施例中，半导体器件包括：寄存器组，其在操作中存储数字数据；耦合到该组寄存器的接口，其中该接口在操作中接收访问该寄存器组的寄存器的外部请求；以及耦合在接口和寄存器组之间的可选择性激活的寄存器屏蔽电路装置。一旦寄存器屏蔽电路装置被激活，就会拦截由接口接收的请求，并且将其指向寄存器组的寄存器；确定拦截的请求是否指向访问被禁止的寄存器组的寄存器的部分；并且通过防止访问存储在寄存器组的寄存器的部分中的数据来响应被拦截的请求指向访问被禁止的寄存器组的寄存器的部分的确定。在一个实施例中，半导体器件包括配置为控制寄存器屏蔽电路装置激活的一次性可编程otp单元。在一个实施例中，一次性可编程otp单元包括电子熔断器。在一个实施例中，半导体器件包括互连电路装置，包括接口和寄存器屏蔽电路装置。在一个实施例中，互连电路装置具有协议桥，并且寄存器屏蔽电路装置被包括在所述协议桥中。在一个实施例中，寄存器屏蔽电路装置被包括在所述互连电路装置中的互连桥或解码器中。在一个实施例中，寄存器屏蔽电路装置具有寄存器屏蔽模式，并且寄存器屏蔽电路装置在操作中响应于在寄存器屏蔽模式中的激活指示寄存器组中的寄存器的部分将被屏蔽：响应于访问寄存器的指示部分的请求，对响应于访问请求而返回的数据应用位屏蔽模式。在一个实施例中，位屏蔽模式包括对响应于请求返回的数据中的位的所选位的逻辑反相。在一个实施例中，寄存器存储多个数据位，寄存器部分是多个位的位子集。在一个实施例中，防止访问存储在寄存器组的寄存器的部分中的数据包括用虚设数据响应接收到的请求。
142.在一个实施例中，一种方法包括：确定耦合在集成电路的接口和集成电路的寄存器组之间的寄存器屏蔽电路装置是否已被激活；响应于所述寄存器屏蔽电路装置已被激活的确定：拦截由所述接口接收并且指向所述寄存器组的寄存器的请求；确定被拦截的请求是否指向访问被禁止的寄存器组的寄存器的部分；以及通过防止访问存储在所述寄存器组的寄存器的所述部分中的数据，来响应所述被拦截的请求指向访问被禁止的所述寄存器组的寄存器的部分的确定；并且响应于确定所述寄存器屏蔽电路装置未被激活，通过访问所述寄存器组的寄存器而响应于由所述接口接收并且指向所述寄存器组的寄存器的请求。在一个实施例中，该方法包括激活寄存器屏蔽电路装置。在一个实施例中，激活寄存器屏蔽电路装置包括对一次性可编程otp单元进行编程。在一个实施例中，一次性可编程otp单元包括电子熔断器。
143.在一个实施例中，寄存器屏蔽电路装置具有寄存器屏蔽模式，该模式指示寄存器组的寄存器的部分将被屏蔽；并且所述防止访问包括对响应于访问所述寄存器组的所述寄存器的所指示部分的请求而返回的数据应用位屏蔽模式。在一个实施例中，寄存器存储多个数据位，寄存器部分是多个位的位子集。在一个实施例中，防止访问存储在寄存器组的寄存器部分中的数据包括用虚设数据响应接收到的请求。
144.在一个实施例中，一种系统包括：多个处理电路，每个处理电路包括寄存器组，其中寄存器在操作中存储数据；一个或多个接口，其在操作中接收访问多个处理电路的寄存器的请求；以及耦合在多个处理电路的处理电路和一个或多个接口的接口之间的多个寄存器屏蔽电路装置，所述多个寄存器屏蔽电路装置包括激活寄存器屏蔽电路组和未激活寄存器屏蔽电路组。所述激活寄存器屏蔽电路装置组中的激活寄存器屏蔽电路装置在操作中：拦截指向耦合到所述激活寄存器屏蔽电路装置的处理电路的寄存器的接收请求；确定拦截的请求是否指向访问被禁止的寄存器的部分；并且通过防止访问存储在寄存器的部分中的数据来响应被拦截的请求指向访问被禁止的寄存器的部分的确定。未激活寄存器屏蔽电路装置组中的未激活寄存器屏蔽电路装置在操作中将接收到的指向耦合到未激活寄存器屏蔽电路装置组的处理电路寄存器的请求转发到相应的处理电路。在一个实施例中，系统包括集成电路，该集成电路包括多个处理电路、一个或多个接口以及多个寄存器屏蔽电路装置。在一个实施例中，多个寄存器屏蔽电路装置中的每个寄存器屏蔽电路装置包括多个一次性可编程otp单元，这些单元在操作中存储与寄存器屏蔽电路装置相关联的激活信息。
145.在一个实施例中，非暂态计算机可读介质的内容配置集成电路的寄存器屏蔽电路装置以执行一种方法，其中寄存器屏蔽电路装置耦合在集成电路的接口和集成电路的寄存器组之间。该方法包括：确定寄存器屏蔽电路装置是否已被激活；响应于所述寄存器屏蔽电路装置已被激活的确定：拦截由所述接口接收并指向寄存器组的寄存器的请求；确定被拦截的请求是否指向访问被禁止的寄存器组的寄存器的部分；以及通过防止访问存储在所述寄存器组的寄存器的所述部分中的数据，来响应所拦截的请求指向访问被禁止的所述寄存器组的寄存器的部分的确定。在一个实施例中，非暂态计算机可读介质包括多个一次性可编程otp单元，这些单元在操作中存储内容。在一个实施例中，内容包括与寄存器屏蔽电路装置相关联的激活信息。在一个实施例中，防止访问存储在寄存器组的寄存器部分中的数据包括屏蔽寄存器组的部分寄存器的数据。
146.一些实施例可以采取计算机程序产品的形式或包括计算机程序产品。例如，根据一个实施例，提供了一种计算机可读介质，其包括适于执行上述方法或功能中的一个或多个的计算机程序。介质可以是物理存储介质，例如只读存储器(rom)芯片，或者是要通过适当的驱动器或通过适当的连接读取的盘，例如数字多功能盘(dvd-rom)、光盘(cd-rom)、硬盘、存储器、网络或便携式介质物品，包括在存储在一个或多个这样的计算机可读介质上的一个或更多个条形码或其他相关代码中编码，并且由适当的读取器设备读取。
147.此外，在一些实施例中，一些或所有方法和/或功能可以以其他方式实现或提供，例如至少部分以固件和/或硬件实现或提供，控制器(例如，通过执行适当的指令，包括微控制器和/或嵌入式控制器)、现场可编程门阵列(fpga)、复杂可编程逻辑器件(cpld)等，以及采用rfid技术的器件及其各种组合。
148.可以组合上述各种实施例以提供进一步的实施例。如果需要，可以修改实施例的方面以采用各种实施例和出版物的概念来提供进一步的实施例。
149.可以根据上述详细描述对实施例进行这些和其他改变。一般而言，在以下权利要求中，所使用的术语不应被解释为将权利要求限制于说明书和权利要求中公开的特定实施例，而应被解释成包括所有可能的实施例以及这些权利要求有权获得的全部等同物。因此，权利要求不受本公开的限制。