封装元件的制作方法

1.本发明涉及一种封装元件，特别是涉及一种具有抗翘曲层的封装元件。


背景技术：

2.在封装技术中，通过在载板上进行重布线层(redistribution layer)制程，可制作出多个封装元件。在制作重布线层的过程中，会交替形成多层电路层以及多层绝缘层。然而，由于电路层与绝缘层之间会产生应力，因此制作出的电路层与绝缘层会产生翘曲。如此一来，制程中上下电路层容易会产生错位，以致于制作出不良的封装元件或质量不均匀的封装元件。


技术实现要素：

3.本发明的一实施例提供一种封装元件，包括第一电路层、第一绝缘层以及第一抗翘曲层。第一电路层与第一绝缘层彼此堆叠，且第一抗翘曲层的至少一部分设置于第一电路层与第一绝缘层之间。
附图说明
4.图1与图2所示为本发明第一实施例的封装元件的制作方法的剖视示意图。
5.图3与图4所示为本发明第二实施例的封装元件的制作方法的剖视示意图。
6.图5所示为本发明第三实施例的封装元件的制作方法的剖视示意图。
7.图6与图7所示为本发明第四实施例的封装元件的制作方法的剖视示意图。
8.图8与图9所示为本发明第五实施例的封装元件的制作方法的剖视示意图。
9.图10所示为本发明第六实施例的封装元件的剖视示意图。
10.图11所示为本发明第七实施例的封装元件的剖视示意图。
11.附图标记说明：1、2、3、4、5、6-封装元件；12-载板；14-重布线层；16-离型层；18-抗翘曲层；20、28、38、46-电路层；20a-下凸块；22、30、36、44、60-晶种层；22a、30a、36a-晶种区块；24、32、40-绝缘层；24a、32a、40a-穿孔；26、34、42、58-抗翘曲层；26a、34a、42a、58a-开口；26b、34b、58b-区块；28a、38a-走线；46a-上凸块；48-上接垫；50-电子元件；52-导电胶；54-下接垫；56-导电球；64-接垫；hd-水平方向；vd-法线方向；w1、w2-最小宽度；w3-最大宽度；w4-厚度。
具体实施方式
12.下文结合具体实施例和附图对本发明的内容进行详细描述，且为了使本发明的内容更加清楚和易懂，下文各附图为可能为简化的示意图，且其中的元件可能并非按比例绘制。并且，附图中的各元件的数量与尺寸仅为示意，并非用于限制本发明的范围。
13.本发明通篇说明书与权利要求中会使用某些词汇来指称特定元件。本领域技术人员应理解，电子设备制造商可能会以不同的名称来指称相同的元件，且本文并未意图区分
那些功能相同但名称不同的元件。在下文说明书与权利要求书中，“含有”与“包括”等词均为开放式词语，因此应被解释为“含有但不限定为
…”
之意。
14.说明书与权利要求中所使用的序数例如“第一”、“第二”等的用词，以修饰权利要求的元件，其本身并不意含及代表所述要求元件有任何之前的序数，也不代表某一要求元件与另一要求元件的顺序、或是制造方法上的顺序，所述序数的使用仅用来使具有某命名的一要求元件得以和另一具有相同命名的要求元件能作出清楚区分。因此，说明书中所提及的第一元件在权利要求中可能被称为第二元件。
15.以下实施例中所提到的方向用语，例如：上、下、左、右、前或后等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明。必需了解的是，为特别描述或图标的元件可以此技术人士所熟知的各种形式存在。
16.此外，当元件或膜层被称为在另一元件或另一膜层上或之上，或是被称为与另一元件或另一膜层连接时，应被了解为所述的元件或膜层是直接位于另一元件或另一膜层上，或是直接与另一元件或膜层连接，也可以是两者之间存在有其他的元件或膜层(非直接)。但相反地，当元件或膜层被称为“直接”在另一个元件或膜层“上”或“直接连接到”另一个元件或膜层时，则应被了解两者之间不存在有插入的元件或膜层。
17.于文中，“约”、“实质上”、“大致”的用语通常表示在一给定值的10％之内、5％之内、3％之内、2％之内、1％之内、或0.5％之内的范围。在此给定的数量为大约的数量，亦即在没有特定说明“约”、“实质上”、“大致”的情况下，仍可隐含“约”、“实质上”、“大致”的含义。此外，用语“范围介于第一数值及第二数值之间”表示所述范围包含第一数值、第二数值以及它们之间的其它数值。
18.应理解的是，以下所举实施例可以在不脱离本发明的精神下，可将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。各实施例间特征只要不违背发明精神或相冲突，均可任意混合搭配使用。
19.于本发明中，长度、厚度与宽度的测量方式可采用光学显微镜(optical microscope)、电子显微镜或其他方式测量而得，但不以此为限。
20.除非另外定义，在此使用的全部用语(包含技术及科学用语)具有与本发明所属技术领域的技术人员通常理解的相同涵义。能理解的是，这些用语例如在通常使用的字典中定义用语，应被解读成具有与相关技术及本发明的背景或上下文一致的意思，而不应以一理想化或过度正式的方式解读，除非在本发明实施例有特别定义。
21.请参考图1与图2。图1与图2所示为本发明第一实施例的封装元件的制作方法的剖视示意图，其中图2所示为本发明第一实施例的封装元件的剖视示意图。在图1与图2的封装元件1中，电路层、绝缘层与穿孔的数量为示例，不以图1与图2所示的结构为限。如图1所示，首先，提供载板12，用以承载后续所形成的重布线层14。载板12可例如包括玻璃、晶圆、电子元件、围绕有封胶结构的电子元件或其他适合承载重布线层14的基板，其中封胶结构可例如包括聚碳酸酯(polycarbonate，pc)、聚酰亚胺(polyimide，pi)、聚对苯二甲酸乙二酯(polyethylene terephthalate，pet)、树脂、环氧树脂、有机硅化合物前述的组合，但不以此为限。在一些实施例中，载板12也可包括软性基材并设置于硬质载体上，软性基材可例如包括聚酰亚胺(polyimide,pi)或聚对苯二甲酸(polyethylene terephthalate,pet)，但不限于此。然后，于载板12上形成离型层16。离型层16用以在完成后续步骤之后将载板12与所
形成的元件分离，所述离型层16可例如包括聚乙烯(polyethylene,pe)离型膜、pet离型膜、定向拉伸聚丙烯(oriented polypropylene,opp)离型膜、复合离型膜(即基材是有两种或两种以上的材质复合而成的)等，但不限于此。
22.在一些实施例中，如图1所示，在形成离型层16之前，可先于载板12上提供抗翘曲层18，使得抗翘曲层18可设置于载板12与离型层16之间，并用以减缓后续制作的重布线层14中所产生的翘曲。举例来说，抗翘曲层18可包括氮化硅、氧化硅、氮氧化硅、其他合适的材料或前述材料的组合。
23.如图1所示，在形成离型层16之后，于离型层16上形成电路层20。电路层20可包括至少一个下凸块20a。在图1的实施例中，下凸块20a的数量可为多个，但不限于此。电路层20可例如包括铜、钛、铝、钼、镍、上述任一种金属的合金或上述任两种金属的组合，但不限于此。在一些实施例中，形成电路层20之前，可先于离型层16上形成晶种层22，以助于提升电路层20与离型层16之间的结合力。形成电路层20的方式可例如于晶种层22上形成光阻图案，其中光阻图案具有至少一开口，曝露出晶种层22对应下凸块20a的部分，然后于曝露出的晶种层22上形成电路层20。电路层20可例如通过电镀制程、化学电镀制程、物理气相沉积制程或其他合适的制程形成。在形成电路层20之后可移除光阻图案，以曝露出位于光阻图案下的晶种层22。晶种层22可例如包括钛或其他合适的材料，但不限于此。在图1的实施例中，形成电路层20之后，可对晶种层22图案化，以形成至少一个晶种区块22a，但本发明不限于此。晶种区块22a在水平方向hd(例如图1所示，与载板12表面平行的方向)的最大宽度可例如大于下凸块20a在水平方向hd的最大宽度。在一些实施例中，在形成电路层20之后，可不图案化晶种层22，而直接进行后续步骤。
24.如图1所示，然后于载板12上形成绝缘层24，其中绝缘层24具有至少一个穿孔24a，以曝露出对应的下凸块20a。在图1的实施例中，穿孔24a的数量可为多个，但不限于此。绝缘层24的形成方式可例如包括涂布制程并搭配微影制程、曝光与显影制程或激光切割制程等，但不以此为限。在一些实施例中，绝缘层24可例如包括聚酰亚胺、感光型聚酰亚胺、树脂或其他合适的介电材料，但不限于此。
25.如图1所示，接着于绝缘层24以及电路层20上形成抗翘曲层26。抗翘曲层26可例如通过沉积制程搭配图案化制程所形成。在图1的实施例中，抗翘曲层26可延伸到绝缘层24的穿孔24a中，且具有至少一开口26a，曝露出对应的电路层20的下凸块20a的至少一部分。开口26a在水平方向hd的最小宽度可例如小于穿孔24a在水平方向hd的最小宽度，但不限于此。抗翘曲层26可例如包括氮化硅、氧化硅、氮氧化硅、其他合适的材料或前述材料的组合。
26.如图1所示，然后于抗翘曲层26与电路层20上形成电路层28，其中电路层28可包括至少一走线28a。走线28a可通过穿孔24a以及开口26a电性连接下凸块20a。值得说明的是，由于抗翘曲层26设置于绝缘层24与电路层28之间，因此可减缓所形成的绝缘层24与电路层28之间的应力，或使内部各层间的应力趋向平衡，从而降低所形成的绝缘层24与电路层28的翘曲。在一实施例中，抗翘曲层26可将电路层28与绝缘层24分隔开，以进一步降低所形成的绝缘层24与电路层28之间的应力，但不限于此。此外，通过于绝缘层24与电路层28之间形成抗翘曲层26，可有助于提升绝缘层24与电路层28的结合力。
27.在图1的实施例中，在形成抗翘曲层26与形成电路层28之间，还可选择先于抗翘曲层26与电路层20上形成另一晶种层30，以助于提升电路层28与绝缘层24之间的结合力。形
成电路层28与晶种层30的方式可例如类似或相同于形成电路层20与上述晶种层22的方式，因此在此不多赘述。在图1的实施例中，形成电路层28之后，可对晶种层30图案化，以形成至少一个晶种区块30a。在一些实施例中，抗翘曲层26可在形成晶种区块30a之后进一步被图案化，以移除抗翘曲层26在垂直载板12上表面的法线方向vd上与晶种区块30a不重叠的至少一部分，但不限于此。
28.接着，于抗翘曲层26与电路层28上形成绝缘层32，其中绝缘层32具有至少一个穿孔32a，以曝露出对应的走线28a的一部分。在图1的实施例中，穿孔32a的数量可为多个，但不限于此。形成绝缘层32的方式可例如类似或相同于形成绝缘层24的方式，因此在此不再赘述。绝缘层32可例如包括聚酰亚胺、感光型聚酰亚胺或其他合适的介电材料，但不限于此。
29.如图1所示，在形成绝缘层32之后，可选择性于绝缘层32与电路层28上形成至少一层抗翘曲层34、至少一层晶种层36、至少一层电路层38以及至少一层绝缘层40。由于形成抗翘曲层34、晶种层36、电路层38与绝缘层40的方式可例如分别类似或相同于形成抗翘曲层26、晶种层30、电路层28与绝缘层32的方式，且抗翘曲层34、晶种层36、电路层38与绝缘层40的材料可例如分别类似或相同于抗翘曲层26、晶种层30、电路层28与绝缘层32的材料，因此在此不多赘述。抗翘曲层34可具有与抗翘曲层26相同的优点，在此不再赘述。
30.在图1的实施例中，可进行形成抗翘曲层34、晶种层36、电路层38以及绝缘层40的步骤两次，以于绝缘层32与电路层28上形成两层抗翘曲层34、两层晶种层36、两层电路层38以及两层绝缘层40，但本发明不限于此。在一些实施例中，可不进行、进行一次或超过两次形成抗翘曲层34、晶种层36、电路层38以及绝缘层40的步骤。另外，每层抗翘曲层34的开口34a的位置、每层晶种层36的晶种区块36a的布局图案、每层电路层38的走线38a的布局图案以及每层绝缘层40的穿孔40a的位置可依据实际需求作调整。在一些实施例中，举例来说，电路层38与电路层28的走线可具有不同的布局图案。
31.如图1所示，接着于最上层的绝缘层40以及最上层的电路层38上形成抗翘曲层42。形成抗翘曲层42的方式可例如类似或相同于形成抗翘曲层26，且抗翘曲层42的材料可例如类似或相同于抗翘曲层26的材料，因此在此不多赘述。在图1的实施例中，抗翘曲层42可延伸到最上层的绝缘层40的穿孔40a中，且具有至少一开口42a，曝露出最上层的电路层38中对应的走线38a的至少一部分。然后，于抗翘曲层42与最上层的电路层38上形成晶种层44与电路层46。形成与图案化晶种层44与电路层46的方式可例如类似或相同于形成与图案化晶种层30与电路层28的方式，因此不再重复描述。电路层46可包括至少一个上凸块46a，用以与电子元件(如图2所示的电子元件50)或其他电路元件电性连接。在一些实施例中，电路层20、电路层28、电路层38以及电路层46可包括金属材料，其中金属材料例如包括铜(cu)、钛(ti)、铝(al)、钼(mo)、镍(ni)、其它金属或其合金，或上述材料的任意组合，但不限于此。
32.如图1所示，于形成电路层46之后，可选择性地于电路层46的上凸块46a上形成上接垫48，如此可形成本实施例的重布线层14。上接垫48可例如通过电镀制程、化学电镀制程、物理气相沉积制程或其他合适的制程形成于对应的上凸块46a上，但本发明不以此为限。
33.值得说明的是，如图1所示，由于绝缘层24与电路层28之间设置有抗翘曲层26，绝缘层32与电路层38之间设置有抗翘曲层34，绝缘层40与另一电路层38之间设置有另一抗翘
曲层34以及绝缘层40与电路层46之间设置有抗翘曲层42，可使内部各层间的应力趋向平衡，或减缓在形成重布线层14的每个步骤中所形成的绝缘层与电路层的翘曲。举例来说，在形成其中一层电路层时，沿着法线方向vd观看，对应载板12中心的所述电路层的上表面的水平面与位于在水平方向hd上距离载板12中心大于212毫米(millimeter,mm)至530毫米的位置的所述电路层上表面的水平面在法线方向vd上的落差可小于1毫米。
34.在一些实施例中，如图2所示，在形成上接垫48之后，可选择性通过导电胶52将电子元件50接合且电连接于上接垫48上。电子元件50可例如包括电容、电阻、电感、二极管、印刷电路板(printed circuit board，pcb)、系统单芯片(system on chip,soc)、内存芯片、输入/输出元件、上述组合或其他合适的元件。
35.如图1与图2所示，在形成上接垫48的步骤或在接合电子元件50的步骤之后，可通过离型制程将离型层16以及其下方的抗翘曲层18和载板12移除。离型制程可例如包括对离型层16照射特定波长的光线或激光、加热或施以其他合适的方法，但不限于此。在图2的实施例中，在移除离型层16之后，可选择性移除晶种层22，以曝露出下凸块20a的下表面，然后于下凸块20a的下表面上形成下接垫54。接着，于下接垫54上形成导电球56，进而形成封装元件1。上接垫48与下接垫54可例如包括镍金合金或其他合适的材料。导电球56可例如包括锡球，但不限于此。在一些实施例中，在形成上接垫48之后，可选择进行切割制程，将重布线层14区分成多个部分。在此情况下，将离型层16移除的步骤可选择在切割制程之前或之后进行。接合电子元件50的步骤可选择在切割制程之前或之后进行。或者，形成导电球56的步骤可选择在切割制程之前或之后进行。在一些实施例中，重布线层14可包括形成在晶圆上的扇出(fan-out)电路结构，例如可用于达成高密度集成电路(integrated circuit，ic)的重布线路(redistribution circuit)，但不以此为限。
36.如图2所示，封装元件1可至少包括绝缘层24、抗翘曲层26以及电路层28，其中绝缘层24与电路层28彼此堆叠，且抗翘曲层26的至少一部分设置于绝缘层24与电路层28之间，以降低翘曲，也就是说，沿着法线方向vd上，抗翘曲层26与绝缘层24以及电路层28至少部分重叠。在图2的实施例中，封装元件1可包括电路层20、绝缘层24、抗翘曲层26、晶种层30、电路层28、绝缘层32、抗翘曲层34、晶种层36、电路层38、绝缘层40、抗翘曲层42、晶种层44以及电路层46，且电路层20中的至少一个下凸块20a可通过电路层28以及电路层38电性连接到电路层46中对应的上凸块46a。在一些实施例中，封装元件1中位于电路层20与电路层46之间的电路层的数量与图2所示的层数不同。换言之，封装元件1中除了抗翘曲层26、晶种层30、电路层28、绝缘层32外，可不包括抗翘曲层34、晶种层36、电路层38以及绝缘层40，或者包括至少一层的抗翘曲层34、晶种层36、电路层38以及绝缘层40。
37.如图2所示，抗翘曲层的至少一部分可设置于绝缘层与电路层之间，或是两层绝缘层之间(也就是说，抗翘曲层的至少一部分同时与相邻的上方绝缘层及下方绝缘层接触)。例如，抗翘曲层26的一部分设置于绝缘层24与绝缘层32之间，抗翘曲层34的一部分可设置于绝缘层32与电路层38之间，另一抗翘曲层42的一部分则设置于绝缘层40与电路层46之间，以降低翘曲。另外，在图2的实施例中，抗翘曲层42可设置于最上层绝缘层40未设置有电路层46的上表面上。在一些实施例中，封装元件1的抗翘曲层26、抗翘曲层34与抗翘曲层42中的至少一层可包括多个彼此分隔开的区块，且各区块可分别对应一个晶种区块或走线，但不限于此。在一些实施例中，封装元件1可不包括上述所有的抗翘曲层，而是可包括抗翘
曲层26、抗翘曲层34以及抗翘曲层42中的至少一个。
38.封装元件及其制作方法并不以上述实施例为限，可具有不同的实施例。为简化说明，下文中不同的实施例将使用与第一实施例相同的标号来标注相同元件。为清楚说明不同的实施例，下文将针对不同的实施例之间的差异描述，且不再对重复部分作赘述。
39.图3与图4所示为本发明第二实施例的封装元件的制作方法的剖视示意图，其中图4所示为本发明第二实施例的封装元件的剖视示意图。如图3与图4所示，本实施例所提供的封装元件2的制作方法与图1的制作方法的差异在于，抗翘曲层26可于形成电路层28与形成绝缘层32的步骤之间形成。具体来说，如图3所示，在提供载板12与离型层16之后，可于离型层16上形成晶种层22以及电路层20。形成晶种层22与电路层20的方式可类似或相同于上述实施例的方式，因此不再赘述。在图3的实施例中，在形成绝缘层24之前，可先于离型层16、晶种层22与电路层20上形成抗翘曲层58，其中抗翘曲层58可具有至少一开口58a，曝露出对应的电路层20的下凸块20a的至少一部分。接着于抗翘曲层58上形成绝缘层24，其中绝缘层24可具有至少一开口24a，曝露出对应的下凸块20a的至少一部分。在图3的实施例中，开口24a在水平方向hd上的最小宽度w2可大于或等于抗翘曲层58的开口58a在水平方向hd上的最小宽度w1。在一些实施例中，开口24a的最小宽度w2也可小于开口58a的最小宽度w1，使得绝缘层24可与电路层20相接触。
40.如图3所示，在形成绝缘层24之后，可于绝缘层24上形成晶种层30以及电路层28。形成及/或图案化晶种层30以及电路层28的方式可类似或相同于上述实施例的方式，因此不再赘述。接着，于电路层28以及绝缘层24上形成抗翘曲层26，其中抗翘曲层26具有曝露出电路层28的走线28a的开口26a。然后，抗翘曲层26上形成绝缘层32，其中绝缘层32可具有至少一开口32a，曝露出对应的走线28a。开口32a在水平方向hd上的最小宽度可大于、等于或小于抗翘曲层26的开口26a在水平方向hd上的最小宽度。
41.如图3所示，在形成绝缘层32之后，可选择性于绝缘层32与电路层28上形成至少一层晶种层36、至少一层电路层38、至少一层抗翘曲层34以及至少一层绝缘层40。形成晶种层36、电路层38与绝缘层40的方式可类似或相同于上述实施例的方式，且晶种层36、电路层38与绝缘层40的材料可例如分别类似或相同于上述实施例，因此不多赘述。需说明的是，在图3的实施例中，形成抗翘曲层34的步骤是在形成电路层38与形成绝缘层40之间，但不限于此。抗翘曲层34可具有曝露出电路层38的走线38a的开口34a，且绝缘层40的开口40a在水平方向hd上的最小宽度可大于或等于抗翘曲层34的开口34a在水平方向hd上的最小宽度。形成抗翘曲层34的方式可例如分别类似或相同于上述实施例，且抗翘曲层34的材料可例如分别类似或相同于上述实施例，因此不多赘述。
42.如图3与图4所示，在形成最上层的绝缘层40之后，可进一步形成晶种层44、电路层46以及上接垫48、选择性设置电子元件50、移除离型层16、抗翘曲层18与载板12、以及形成下接垫54与导电球56，进而形成封装元件2。由于上述步骤可例如类似或相同于图1所示的步骤，因此不多赘述。在图3的实施例中，在形成最上层的绝缘层40后，可不形成抗翘曲层，但本发明不限于此。
43.如图4所示，在所形成的封装元件2中，抗翘曲层26的至少一部分可设置于电路层28与设置于电路层28上的绝缘层32之间，抗翘曲层34的至少一部分可设置于对应的电路层38与绝缘层40之间，且抗翘曲层58的至少一部分可设置于电路层20与绝缘层24之间，因此
可减缓电路层与绝缘层之间的应力、使内部各层间的应力趋向平衡或降低翘曲。此外，抗翘曲层26与抗翘曲层34还可有助于提升电路层28与绝缘层32的结合力以及电路层38与绝缘层40的结合力。
44.在图4的实施例中，抗翘曲层的至少一部分可设置于两层绝缘层之间。例如抗翘曲层26一部分设置于绝缘层24与绝缘层32之间，抗翘曲层34一部分设置于绝缘层32与绝缘层40之间。另外，抗翘曲层58可进一步设置于绝缘层24的下表面上。在一些实施例中，封装元件2的抗翘曲层26、抗翘曲层34与抗翘曲层58中的至少一层可包括多个彼此分隔开的区块(例如图5所示的区块26b及/或区块34b)，且各区块可分别对应一个晶种区块或走线，但不限于此。在一些实施例中，封装元件2可不包括上述所有的抗翘曲层，而是可包括抗翘曲层26、抗翘曲层34以及抗翘曲层58中的至少一个。在一些实施例中，图3与图4的实施例还可与图1与图2的实施例混合，例如于绝缘层24与电路层28之间、绝缘层32与电路层38的其中一层之间、绝缘层40的其中一层与电路层38的其中另一层之间及/或绝缘层40的其中另一层与电路层46之间另形成抗翘曲层，但不限于此。
45.图5所示为本发明第三实施例的封装元件的制作方法的剖视示意图。如图5所示，本实施例的制作方法与图3所示的制作方法之间的差异在于，在形成电路层20之后，可不对位于电路层20与离型层16之间的晶种层60图案化，使得晶种层60可整面覆盖离型层16。在此情况下，在形成绝缘层24与移除离型层16的步骤之间，抗翘曲层58与晶种层60可设置于绝缘层24与离型层16之间。在图5的实施例中，在形成电路层20之后，可移除光阻图案，并形成抗翘曲层58。由于形成抗翘曲层58的方式与图3实施例相同或类似，因此不多赘述。
46.在图5的实施例中，抗翘曲层26与抗翘曲层34可包括多个彼此分隔开的区块(例如区块26b及区块34b)，且各区块可分别对应走线28a与走线38a的其中一条，使得抗翘曲层(例如抗翘曲层26或抗翘曲层34)不会同时与相邻的上方绝缘层及下方绝缘层接触，但不限于此。在一些实施例中，抗翘曲层(例如抗翘曲层26或抗翘曲层34)经过图案化后仍有一部分同时与相邻的上方绝缘层及下方绝缘层接触。抗翘曲层26与抗翘曲层34的各区块在水平方向hd上的最大宽度可相同或不同于对应的走线的宽度。本发明并不限制全部的抗翘曲层26与抗翘曲层34皆图案化成区块，在一些实施例中，抗翘曲层26与抗翘曲层34的其中至少一层未被图案化，而其他抗翘曲层则可包括多个彼此分隔开的区块(例如区块26b或区块34b)。在本实施例中，晶种层60可在移除离型层16之后移除或进行图案化，然后形成下接垫54以及导电球56，如图4所示。在一些实施例中，图5的实施例还可与图1与图2中的实施例混合，也就是至少一个抗翘曲层采用图1与图2所示的方式设置，但不限于此。
47.图6与图7所示为本发明第四实施例的封装元件的制作方法的剖视示意图。如图6所示，本实施例的封装元件3的制作方法与图5所示的制作方法之间的差异在于，形成电路层20之后，可不对位于电路层20与离型层16之间的晶种层22图案化，而是在形成抗翘曲层58之后，对晶种层22图案化，以形成晶种区块22a。在此情况下，形成抗翘曲层58的步骤不仅在抗翘曲层58对应电路层20的位置形成开口58a，还会移除部分未与电路层20接触的抗翘曲层58，使得抗翘曲层58可包括多个彼此分隔开的区块58b。在图6的实施例中，区块58b可设置于绝缘层24与下凸块20a之间，例如可将绝缘层24与下凸块20a分隔开。在一些实施例中，在形成抗翘曲层58的步骤中，为了减少曝露出电路层20，区块58b与晶种区块22a接触的部分的最大宽度w3可大于区块58的厚度w4，但不限于此。
48.如图6所示，在本实施例的制作方法中，从形成绝缘层24到形成上接垫48之间的步骤可相同或类似于图5所示的制作方法，因此不多赘述。如图7所示，在形成上接垫48之后的步骤可相同或类似图4所示的步骤，以形成封装元件3，因此不重复描述。在一些实施例中，图6与图7的实施例还可与图1与图2中的实施例混合，也就是至少一个抗翘曲层采用图1与图2所示的方式设置，但不限于此。
49.图8与图9所示为本发明第五实施例的封装元件的制作方法的剖视示意图。如图8所示，本实施例的封装元件4的制作方法与图3所示的制作方法之间的差异在于，抗翘曲层58的开口58a在水平方向hd上的最小宽度w1可大于绝缘层24的穿孔24a在水平方向hd上的最小宽度w2。因此，绝缘层24可通过开口58a与电路层20的下凸块20a相接触。如图8与图9所示，本实施例封装元件4的制作方法可相同或类似于图3所示的制作方法，因此不再赘述。
50.在一些实施例中，抗翘曲层26的开口26a在水平方向hd上的最小宽度也可大于绝缘层32的穿孔32a在水平方向hd上的最小宽度，使得绝缘层32可通过开口26a与电路层28相接触，及/或抗翘曲层34的开口34a在水平方向hd上的最小宽度也可大于绝缘层40的穿孔40a在水平方向hd上的最小宽度，使得绝缘层40可通过开口34a与电路层38相接触，但不限于此。
51.在一些实施例中，如图9所示，移除离型层16的步骤之后可选择性保留晶种层22的晶种区块22a，且于晶种层22的下表面上形成下接垫54以及导电球56，但本发明不以此为限。在一些实施例中，图8与图9的实施例还可与图1与图2中的实施例混合，也就是至少一个抗翘曲层采用图1与图2所示的方式设置，但不限于此。
52.图10所示为本发明第六实施例的封装元件的剖视示意图。如图10所示，本实施例的封装元件5与图7所示的封装元件3之间的差异在于，抗翘曲层58的开口58a在水平方向hd上的最小宽度w1可大于绝缘层24的穿孔24a在水平方向hd上的最小宽度w2。因此，绝缘层24可通过开口58a与电路层20的下凸块20a相接触。如图10所示，本实施例封装元件5的制作方法可相同或类似于图7所示的制作方法，因此不再赘述。在一些实施例中，图10的实施例还可与图1与图2中的实施例混合，也就是至少一个抗翘曲层采用图1与图2所示的方式设置，但不限于此。
53.图11所示为本发明第七实施例的封装元件的剖视示意图。如图11所示，本实施例的封装元件6与图7所示的封装元件3之间的差异在于，重布线层14可设置于载板12上，且载板12可包含在封装元件6中。换言之，在制作封装元件6的方法中，重布线层14可形成于载板12上，且载板12不需在形成重布线层14之后被移除。封装元件6可例如通过芯片先制(chip first)制程所形成，但不限于此。载板12可例如包括晶圆、电子元件50、围绕有封胶结构的电子元件50或其他适合承载重布线层14且不从重布线层14上移除的元件。电子元件50可例如包括芯片，但不限于此。在图11的实施例中，载板12可包括晶圆，且重布线层14可设置于晶圆上，但不限于此。晶圆可例如包括至少一个电子元件50，且电子元件50可具有多个接垫64。重布线层14可例如与对应的接垫64电连接，但不限于此。图11的实施例的重布线层14与图7的重布线层14的差异在于可不包括下接垫，而是于电子元件50的接垫64上直接形成重布线层14，使得导电层142的走线142a可电连接接垫44，但本发明不以此为限。接垫64可例如包括导电凸块或导电垫，但不限于此。在一些实施例，重布线层14也可例如采用上述任一实施例的重布线层，且重布线层14的下接垫设置于电子元件50对应的接垫64上。由于重布
线层14的其他部分可与图1到图10所示的重布线层14中的任一个相同，因此在此不多赘述。
54.在图11的实施例的制作方法中，电子元件50可以芯片先制制程且具有接垫64的表面朝下的方式设置于另一载板(图未示)上，并进行封胶制程，以于电子元件50上形成封胶结构。接着，移除所述另一载板，并将电子元件50与封胶结构上下翻转，以将具有接垫64的表面朝上。然后，于电子元件50与封胶结构上形成重布线层14。形成重布线层14的方法可例如与图7所示形成重布线层的方法相同或类似，因此在此不多赘述。在一些实施例中，图11的形成重布线层14可采用于上述任一实施例或变化实施例形成重布线层的方法，但不限于此。在完成重布线层14或后续其他的制程之后，可对重布线层14进行切割制程，以形成包含有电子元件50的封装元件6。在一些实施例中，可选择性于重布线层14的上凸块46a上设置导电球56，以助于与其他电子元件电性连接。
55.以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何组合、修改、等同替换、改进等，均应包含在本发明的保护范围之内。