半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本技术要求于2021年8月10日在韩国知识产权局递交的韩国专利申请no.10-2021-0105546的优先权，其全部公开内容通过引用合并于此以用于所有目的。
技术领域
3.本发明构思涉及半导体器件和/或其制造方法。


背景技术：

4.随着对半导体器件的高性能、高速和/或多功能性的需求增加，半导体器件的集成度也在增加。在制造具有精细图案的半导体器件时，顺应于半导体器件的高度集成化趋势，实现具有精细宽度或精细分离距离的图案是有益的。此外，为了克服由于平面金属氧化物半导体fet(mosfet)的尺寸减小而导致的操作特性的限制，正在努力开发包括具有三维(3d)沟道结构的finfet的半导体器件。


技术实现要素：

5.一些示例实施例提供了具有改进的可靠性和/或电特性的半导体器件。一些示例实施例提供了其制造方法。
6.根据示例实施例，一种半导体器件包括：有源区，在衬底上沿第一方向延伸；栅电极，在衬底上与有源区相交，并沿第二方向延伸；第一沟道结构和第二沟道结构，在有源区上在第二方向上彼此间隔开，第一沟道结构和第二沟道结构中的每一个包括多个沟道层，多个沟道层在与衬底的上表面垂直的第三方向上彼此间隔开并被栅电极包围；互连线，在栅电极上并与栅电极连接；以及源/漏区，在栅电极的两侧的、有源区凹陷的区域中，并与多个沟道层接触，栅电极包括接触区，该接触区位于第一最上沟道层的至少一部分上并与互连线连接，该第一最上沟道层是第一沟道结构的多个沟道层中的最上面的沟道层，并且栅电极暴露第二最上沟道层的至少一部分，该第二最上沟道层是第二沟道结构的多个沟道层中的最上面的沟道层。
7.根据示例实施例，一种半导体器件，包括：有源区，在衬底上沿第一方向延伸；栅电极，在衬底上与有源区相交，沿第二方向延伸，并包括向上突出的接触区；以及互连线，在栅电极上并与接触区连接，接触区包括：下部区，在第二方向上具有第一宽度；以及上部区，位于下部区上，并且在第二方向上具有比第一宽度小的第二宽度，接触区在第二方向上的至少一个侧表面具有在下部区和上部区之间的点，在该点处倾斜度或曲率改变。
8.根据示例实施例，一种半导体器件，包括：有源区，在衬底上沿第一方向延伸；栅电极，在衬底上与有源区相交，并沿第二方向延伸；第一沟道结构和第二沟道结构，在有源区上在第二方向上彼此间隔开，第一沟道结构和第二沟道结构中的每一个包括多个沟道层，多个沟道层在与衬底的上表面垂直的第三方向上彼此间隔开并被栅电极包围；以及互连线，在栅电极上并与栅电极连接，栅电极的上表面在第一沟道结构的至少一部分上位于第
一高度以与互连线连接，并且在第二沟道结构的至少一部分上位于与第二沟道结构的多个沟道层中的最上沟道层相邻并且低于第一高度的第二高度。
9.根据示例实施例，一种半导体器件，包括：有源区，在衬底上沿第一方向延伸；栅电极，在衬底上与有源区相交，并沿第二方向延伸；层间绝缘层，在栅电极上；接触区，穿过层间绝缘层并与栅电极连接；以及互连线，在接触区上并与接触区连接，并且沿着第一方向延伸，接触区包括从互连线的在第二方向上的侧表面延伸的凹陷区。
附图说明
10.通过结合附图的以下详细描述，将更清楚地理解本发明构思的上述和其他方面、特征和优点，其中：
11.图1是示出根据一些示例实施例的半导体器件的布局图。
12.图2a和图2b是示出根据一些示例实施例的半导体器件的示意性截面图。
13.图3是示出根据一些示例实施例的半导体器件的示意性透视图。
14.图4a至图4d是示出根据一些示例实施例的半导体器件的示意性截面图。
15.图5是示出根据一些示例实施例的半导体器件的示意性截面图。
16.图6是示出根据一些示例实施例的半导体器件的示意性截面图。
17.图7是示出根据一些示例实施例的半导体器件的示意性截面图。
18.图8是示出根据一些示例实施例的半导体器件的示意性截面图。
19.图9a和图9b是根据一些示例实施例的半导体器件的示意性布局和截面图。
20.图10是根据一些示例实施例的半导体器件的示意性透视图。
21.图11a至图11k是示出根据一些示例实施例的基于工艺顺序制造半导体器件的方法的图。
22.图12是示出根据一些示例实施例的制造半导体器件的方法的图。
23.图13a至图13c是示出根据一些示例实施例的基于工艺顺序制造半导体器件的方法的图。
具体实施方式
24.在下文中，将参照附图描述本发明构思的示例实施例。
25.图1是示出根据一些示例实施例的半导体器件的布局图。
26.图2a和图2b是示出根据一些示例实施例的半导体器件的示意性截面图。图2a和图2b示出了沿切割线i-i
′
和ii-ii
′
截取的图1的半导体器件的截面。
27.图3是示出根据一些示例实施例的半导体器件的示意性透视图。为了描述方便，图1和图3中仅示出了半导体器件的一些组件。
28.参照图1至图3，半导体器件100可以包括：衬底101；有源区105，在衬底101上；第一沟道结构140a和第二沟道结构140b，设置在有源区105上，并包括在一个方向上彼此间隔开的多个沟道层141、142和143；栅电极165，延伸以与有源区105相交；源/漏区150，与多个沟道层141、142和143接触；以及接触插塞170，与源/漏区150连接。半导体器件100还可以包括：栅极介电层162和栅极间隔层164，构成栅极结构160；器件隔离层110；内部间隔层130；层间绝缘层180；以及互连线190。
29.在半导体器件100中，有源区105可以具有鳍结构，并且栅电极165可以设置在：有源区105与第一沟道结构140a和第二沟道结构140b之间；第一沟道结构140a和第二沟道结构140b的多个沟道层141、142和143之间；以及第一沟道结构140a上。因此，半导体器件100可以包括具有多桥沟道场效应晶体管(mbcfet
tm
)结构的晶体管，该晶体管是环栅型fet。
30.衬底101可以具有沿x方向和y方向延伸的上表面。衬底101可以包括半导体材料，例如iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。例如，iv族半导体可以包括硅、锗和/或硅锗。衬底101可以以体晶片、外延层、绝缘体上硅(soi)层、绝缘体上半导体(seoi)层等形式提供。
31.器件隔离层110可以在衬底101中限定有源区105。器件隔离层110可以通过例如浅沟槽隔离(sti)工艺形成。根据一些示例实施例，器件隔离层110还可以包括具有到衬底101下部的台阶并且延伸得更深的区域。器件隔离层110可以暴露有源区105的上表面，并且根据一些示例实施例，可以部分地暴露有源区105的上部。在示例实施例中，器件隔离层110可以具有弯曲的上表面，以随着器件隔离层110更接近有源区105而具有更高的高度。器件隔离层110可以由绝缘材料形成。器件隔离层110可以包括例如氧化物、氮化物或其组合。
32.有源区105可以由衬底101中的器件隔离层110限定，并且每个有源区105可以设置为沿第一方向(例如x方向)延伸。有源区105可以具有从衬底101突出的结构。根据一些示例实施例，有源区105的上端可以设置为从器件隔离层110的上表面突出一定高度。有源区105可以形成为衬底101的一部分，或者可以包括从衬底101生长的外延层。有源区105可以在栅极结构160的两侧部分地凹陷，从而形成凹陷区，并且源/漏区150可以分别设置在凹陷区中。
33.在示例实施例中，有源区105可以包括杂质区。杂质区可以对应于晶体管的阱区。因此，在p型晶体管(pfet)的情况下，杂质区可以包括n型杂质，诸如磷(p)、砷(as)或锑(sb)，在n型晶体管(nfet)的情况下，杂质区可以包括p型杂质，诸如硼(b)、镓(ga)或铝(al)。杂质区可以以一定深度位于有源区105中和衬底101的上表面中。
34.第一沟道结构140a和第二沟道结构140b中的每一个可以包括第一沟道层至第三沟道层141、142和143，它们是设置在有源区105上并且在一个方向上彼此间隔开的两个或更多个沟道层，该方向例如是与有源区105的上表面垂直的z方向。以下，为了描述方便，将与栅电极165的接触区cr重叠的沟道结构称为第一沟道结构140a，将不与接触区cr重叠的沟道结构称为第二沟道结构140b。第一沟道层至第三沟道层141、142和143可以与有源区105的上表面间隔开，同时与源/漏区150连接。第一沟道层至第三沟道层141、142和143可以在y方向上具有与有源区105的宽度相同或相似的宽度，并且可以在x方向上具有与栅极结构160的宽度相同或相似的宽度。例如，在一些示例实施例中，第一沟道层至第三沟道层141、142和143中的每一个可以具有比栅极结构160的宽度小的宽度，使得第一沟道层至第三沟道层141、142和143的侧表面在x方向上位于栅极结构160下方。
35.第一沟道层至第三沟道层141、142和143可以由半导体材料形成，并且可以包括例如硅(si)、硅锗(sige)和锗(ge)中的至少一种。第一沟道层至第三沟道层141、142和143可以由例如与衬底101的材料相同的材料形成。根据一些示例实施例，第一沟道层至第三沟道层141、142和143可以包括位于与源/漏区150相邻的区域中的杂质区。在一些示例实施例中，可以以各种方式改变第一沟道结构140a和第二沟道结构140b中的每一个的沟道层141、
142和143的数量和形状。例如，在一些示例实施例中，第一沟道结构140a和第二沟道结构140b还可以包括设置在有源区105的上表面上的沟道层。
36.源/漏区150可以分别设置在栅极结构160以及第一沟道结构140a和第二沟道结构140b两侧的有源区105上。源/漏区150可以设置在有源区105的上部部分地凹陷的凹陷区中。源/漏区150可以与第一沟道结构140a和第二沟道结构140b的多个沟道层141、142和143接触，并且可以被设置为覆盖多个沟道层141、142和143中的每一个的侧表面。源/漏区150的上表面可以位于与栅极结构160的下表面相同或相似的高度，并且在一些示例实施例中可以以各种方式改变高度。根据一些示例实施例，源/漏区150可以在沿y方向相邻的两个或更多个有源区105上彼此连接或合并以构成一个源/漏区150。
37.栅极结构160可以设置在有源区105以及第一沟道结构140a和第二沟道结构140b上，以与有源区105以及第一沟道结构140a和第二沟道结构140b相交并且沿第二方向(例如y方向)延伸。晶体管的沟道区可以形成在有源区105和/或与栅极结构160的栅电极165相交的第一沟道结构140a和第二沟道结构140b中。
38.栅极结构160可以包括栅电极165、在栅电极165和多个沟道层141、142、143之间的栅极介电层162、以及在第一沟道结构140a上的栅电极165的侧表面上的栅极间隔层164。在示例实施例中，栅极结构160还可以包括在栅电极165的上表面上的封盖层。或者，可以将栅极结构160上的层间绝缘层180的一部分称为栅极封盖层。
39.栅极介电层162可以设置在有源区105和栅电极165之间、第一沟道结构140a和栅电极165之间、以及第二沟道结构140b和栅电极165之间，并且可以设置为覆盖栅电极165的表面的至少一部分。例如，栅极介电层162可以设置为围绕栅电极165的除了最上表面之外的所有表面。栅极介电层162可以在栅电极165和栅极间隔层164之间延伸，但不限于此。
40.栅极介电层162可以包括氧化物、氮化物或高k材料。高k材料可以是指具有比氧化硅层(sio2)更高的介电常数的介电材料。高k材料可以是例如氧化铝(al2o3)、氧化钽(ta2o3)、氧化钛(tio2)、氧化钇(y2o3)、氧化锆(zro2)、氧化锆硅(zrsi
x
oy)、氧化铪(hfo2)、氧化铪硅(hfsi
x
oy)、氧化镧(la2o3)、氧化镧铝(laal
x
oy)、氧化镧铪(lahf
x
oy)、氧化铪铝(hfal
x
oy)、氧化镨(pr2o3)中的任何一种。根据一些示例实施例，栅极介电层162可以形成为多层膜。
41.栅电极165可以设置在有源区105的上部以填充在多个沟道层141、142和143之间，并且延伸到第一沟道结构140a和第二沟道结构140b的一部分上。栅电极165可以通过栅极介电层162与多个沟道层141、142和143以及有源区105间隔开。
42.栅电极165可以包括向上突出并与互连线190连接的接触区cr。接触区cr可以构成栅电极165的一部分并且可以用作与互连线190的接触层。接触区cr可以是在部分地去除栅电极165的上部之后剩余的区域。如图1所示，接触区cr可以位于栅电极165的沿y方向延伸的至少一个区域中。接触区cr可以被定位为与至少一条互连线190竖直重叠。如图2a和图2b所示，接触区cr可以位于第一沟道结构140a上并且可以被设置为填充在一对栅极间隔层164之间。由于接触区cr需要与位于其下方的栅电极165的区域连接，因此在y方向上的两个侧表面中的至少一个可以位于第一沟道结构140a之外，以便在z方向上不与第一沟道结构140a重叠。
43.接触区cr在z方向上可以包括下部区lr和上部区ur。下部区lr可以位于第一沟道
结构140a上，并且上部区ur可以位于下部区lr上。在图2b中，接触区cr可以位于与栅电极165在y方向上的端部相邻的位置处，使得接触区cr，特别是下部区lr，在y方向上的截面图中可以具有关于中心轴不对称的形状。然而，接触区cr的这种形状可以根据布置位置而改变，如下面将参照图4c描述的。
44.上部区ur在y方向上可以具有比下部区lr的第一宽度w1小的第二宽度w2。第一宽度w1可以大于互连线190的第三宽度w3，并且第二宽度w2可以等于或大于第三宽度w3。在下部区lr和上部区ur之间可以存在台阶。上部区ur可以具有竖直的、倾斜的或弯曲的侧表面，同时从互连线190的沿y方向的两个侧表面向下延伸。上部区ur的上表面的宽度可以小于其下表面的宽度。根据半导体器件100的制造工艺，上部区ur的侧表面可以具有凹入形状的曲线(例如向内倒圆/弯曲或挖空)，但侧表面的形状不限于此。下部区lr可以具有从上部区ur的侧表面的下端水平延伸的上表面和从上表面的端部倾斜延伸的侧表面。或者，下部区lr可以具有从上部区ur的侧表面倾斜延伸的侧表面，而没有水平延伸的区域。下部区lr在其上表面上的宽度可以小于在其下表面上的宽度，但不限于此。
45.接触区cr在y方向上的至少一个侧表面可以具有位于下部区lr和上部区ur之间的点，在该点处，倾斜度、曲率和宽度中的至少一个改变或不连续地快速改变。因此，在接触区cr中，下部区lr和上部区ur可以通过形状来区分。例如，上部区ur的至少一个侧表面的下端的位置和下部区lr的至少一个侧表面的下端的位置可以在y方向上彼此偏移比根据倾斜度范围的差值大的长度。上部区ur的至少一个侧表面和下部区lr的至少一个侧表面可以不彼此共面。
46.接触区cr的总高度或厚度ti t2可以例如在大约或正好10nm至大约或正好30nm的范围内。下部区lr的厚度t1可以与上部区ur的厚度t2相同或不同，并且在一些示例实施例中，下部区lr和上部区ur的相对厚度可以以各种方式改变。
47.栅电极165的上表面在第二沟道结构140b上的高度可以比在第一沟道结构140a上的高度更低。在没有接触区cr的区域中，栅电极165的上表面可以位于与最上面的第三沟道层143相邻的位置处，并且栅电极165可以暴露第三沟道层143。第二沟道结构140b上的栅电极165的上表面可以位于与第三沟道层143的上表面相同或更低的高度，并且可以位于与第三沟道层143的下表面相同或更高的高度。也就是说，栅电极165的上表面在第一沟道结构140a和第二沟道结构140b之间可以不同。
48.如图2b所示，第二沟道结构140b的第三沟道层143的上表面可以被栅电极165暴露并且被层间绝缘层180覆盖。然而，根据一些示例实施例，栅极介电层162可以保留在第三沟道层143上。
49.栅电极165可以包括导电材料，例如，金属氮化物如氮化钛(tin)、氮化钽(tan)或氮化钨(wn)和/或金属材料如铝(al)、钨(w)或钼(mo)，或半导体材料如掺杂的多晶硅。根据一些示例实施例，栅电极165可以形成为两个或更多个多层。
50.如上所述，在半导体器件100中，栅电极165可以包括在部分区域中与栅电极165一体形成的接触区cr，并且可以在没有设置接触区cr的区域中暴露出第二沟道结构140b。在接触区cr之外，栅电极165可以不设置在第二沟道结构140b上，因此可以减小寄生电容。此外，与栅电极165不包括接触区cr并且在栅电极165和互连线190之间设置单独的栅极接触的情况相比，半导体器件100可以防止根据栅极接触的深度可能发生的电短路，或者减小这
种可能性，并且还可以防止在x方向上相邻的单独的栅极接触和接触插塞170之间，和/或在x方向上相邻的单独的栅极接触和通孔之间的电短路，或者减小这种可能性，其中通孔是被设置为将接触插塞170和互连线190相连接的通孔。特别地，由于接触区cr具有凹入形状(例如向内倒圆/弯曲或挖空)，可以防止与在y方向上相邻的互连线190之间的电短路，或者减小这种可能性。
51.栅极间隔层164可以设置在栅电极165的接触区cr的两个侧表面上。如图2a所示，栅极间隔层164可以设置在接触区cr的两个侧表面上。在部分地去除了栅电极165的区域中，栅极间隔层164可以设置在层间绝缘层180中。栅极间隔层164可以将源/漏区150与栅电极165绝缘。根据一些示例实施例，栅极间隔层164可以形成为多层结构。栅极间隔层164可以由氧化物、氮化物或氮氧化物形成，并且特别是由低k膜形成。
52.内部间隔层130可以与栅电极165一起设置在多个沟道层141、142和143之间。栅电极165可以通过内部间隔层130与源/漏区150稳定地间隔开并且彼此电隔离。内部间隔层130可以具有其中面向栅电极165的侧表面朝向栅电极165向内凸圆化的形状，但不限于此。内部间隔层130可以由氧化物、氮化物和/或氮氧化物形成，并且特别是由低k膜形成。然而，根据一些示例实施例，可以省略内部间隔层130。
53.接触插塞170可以穿过层间绝缘层180的至少一部分并与源/漏区150连接，并且可以将电信号施加到源/漏区150。接触插塞170可以具有倾斜的侧表面，其中下部的宽度根据纵横比比上部的宽度窄，但不限于此。接触插塞170可以例如从上部向下延伸到第三沟道层143的下表面，但不限于此。在示例实施例中，接触插塞170可以设置为沿着源/漏区150的上表面接触源/漏区150而不使源/漏区150凹陷。单独的通孔可以进一步设置在接触插塞170的一部分上，并且接触插塞170可以通过通孔与互连线190连接。然而，根据一些示例实施例，接触插塞170可以通过向上突出的区域而不是通孔与互连线190直接连接。
54.接触插塞170可以包括设置在包含下表面在内的下端处的金属硅化物层，并且还可以包括设置在金属硅化物层的上表面和接触插塞170的侧壁上的阻挡层。阻挡层可以包括例如金属氮化物，例如氮化钛层(tin)、氮化钽层(tan)和/或氮化钨层(wn)。接触插塞170可以包括例如金属材料，例如铝(al)、钨(w)或钼(mo)。在示例实施例中，可以以各种方式改变构成接触插塞170的导电层的数量和布置。
55.层间绝缘层180可以设置为覆盖源/漏区150和栅极结构160，并且覆盖器件隔离层110。层间绝缘层180可以包括氧化物、氮化物和氮氧化物中的至少一种，并且可以包括例如低k材料。根据一些示例实施例，层间绝缘层180可以包括多个绝缘层。
56.图4a至图4d是示出根据一些示例实施例的半导体器件的示意性截面图。图4a到图4d各自示出了与图2b相对应的区域。在下文中，省略了与以上参考图1至图3描述的那些重复的描述。
57.参照图4a，在半导体器件100a中，接触区cr的形状可以不同于图2b的示例实施例的形状。具体地，接触区cr的右侧表面可以在上部区ur和下部区lr中以相同或连续改变的倾斜度延伸。右侧表面可以具有连续延伸的形状，而不具有曲率不连续改变的区域或在上部区ur和下部区lr之间的水平区域。在一些示例实施例中，右侧表面可以具有竖直形状。
58.参照图4b，在半导体器件100b中，接触区cr的形状可以不同于图2b的示例实施例的形状。具体地，接触区cr的左侧表面可以在上部区ur和下部区lr中以相同或连续改变的
倾斜度延伸。左侧表面可以具有连续延伸的形状，而不具有曲率不连续改变的区域或在上部区ur和下部区lr之间的水平区域。在一些示例实施例中，左侧表面可以具有竖直形状。
59.参照图4c，在半导体器件100c中，与接触区cr连接的互连线190的位置和接触区cr的形状可以不同于图2b的示例实施例的那些。具体地，接触区cr可以位于与栅电极165的端部间隔开的位置。因此，接触区cr可以具有在y方向上左右对称的形状并且可以与多个第一沟道结构140a的部分竖直重叠。在图4c中，下部区lr的宽度可以在比上部区ur的宽度大的范围内以各种方式改变。
60.参照图4d，在半导体器件100d中，与接触区cr连接的互连线190的位置和接触区cr的形状可以不同于图2b的示例实施例的那些。图4d还示出了在包括栅电极165的左端部分在内的区域中的一些示例实施例。
61.接触区cr的左侧表面可以竖直延伸或者在上部区ur和下部区lr中具有一定的倾斜度。左侧表面可以延伸为与栅电极165的整个左侧表面共面。接触区cr的右侧表面可以在上部区ur和下部区lr中以相同或连续改变的倾斜度延伸。右侧表面可以具有连续延伸的形状，而不具有曲率不连续改变的区域或在上部区ur和下部区lr之间的水平区域。因此，在接触区cr中的上部区ur和下部区lr之间可以不存在台阶区。
62.如上所述，在一些示例实施例中，接触区cr可以根据位置和制造工艺而具有各种形状。
63.图5是示出根据一些示例实施例的半导体器件的示意性截面图。图5示出了与图2b相对应的区域。
64.参照图5，在半导体器件100e中，在接触区cr之外，栅电极165的上表面可以位于比第三沟道层143的上表面更低的高度。具体地，在第二沟道结构140b上，栅电极165的上表面可以位于比第三沟道层143的上表面更低的高度，并且可以位于等于第三沟道层143的下表面的高度或比第三沟道层143的下表面更高的高度。在一些示例实施例中，可以在上述范围内以各种方式改变接触区cr之外的栅电极165的上表面的高度。第二沟道结构140b的第三沟道层143可以通过其下表面和侧表面上的栅电极165用作晶体管的沟道区。栅极介电层162可以不延伸到与栅极介电层162相邻的栅电极165的上表面之上。
65.图6是示出根据一些示例实施例的半导体器件的示意性截面图。图6示出了与图2b相对应的区域。
66.参照图6，半导体器件100f还可以包括设置在第一沟道结构140a和第二沟道结构140b的第三沟道层143上的蚀刻停止层175。栅电极165可以覆盖第一沟道结构140a上的蚀刻停止层175并且暴露第二沟道结构140b上的蚀刻停止层175。栅电极165可以不设置在第二沟道结构140b上。第二沟道结构140b的第三沟道层143的上表面可以覆盖有栅极介电层162和蚀刻停止层175。栅极介电层162可以将第三沟道层143和蚀刻停止层175分开。
67.蚀刻停止层175可以在形成接触区cr的工艺中用作蚀刻停止层。因此，蚀刻停止层175可以包括与栅电极165的材料不同的材料，例如绝缘材料。蚀刻停止层175可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种，但不限于此
68.图7是示出根据一些示例实施例的半导体器件的示意性截面图。图7示出了与图2b相对应的区域。
69.参照图7，在半导体器件100g中，层间绝缘层180g可以具有在互连线190之间向下
凹陷的去除区rs。去除区rs可以具有从在y方向上相邻的互连线190的端部之间的上表面凹入的形状，并且可以沿x方向延伸。因此，层间绝缘层180g的上表面可以具有凹入形状(例如向内倒圆/弯曲或挖空)的曲线。然而，根据一些示例实施例，去除区rs可以包括具有向上凸起形状的区域。绝缘层可以进一步设置在层间绝缘层180g上以对去除区rs之间和互连线190之间进行填充。
70.一些去除区rs可以与接触区cr的一部分接触，并且可以由接触区cr的上部区ur的侧表面限定。在半导体器件100g的制造工艺期间，可以通过利用形成去除区rs的工艺进一步去除接触区cr的一部分，来形成接触区cr。根据一些示例实施例，可以以各种方式改变去除区rs在y方向上的宽度，并且相应地，接触区cr的上部区ur的宽度及其侧表面的形状也可以以各种方式改变。在一些示例实施例中，由于额外地去除并形成接触区cr，因此可以进一步防止与在y方向上相邻的互连线190之间的电短路，或降低这种可能性。
71.图8是示出根据一些示例实施例的半导体器件的示意性截面图。图8示出了与图2a相对应的区域。
72.参照图8，与图2a的示例实施例不同，半导体器件100h可以不包括内部间隔层130。在这种情况下，源/漏区150可以设置为扩展到位于多个沟道层141、142和143之间并且位于第一沟道层141下方。或者，在一些示例实施例中，位于多个沟道层141、142和143之间并且位于第一沟道层141下方的栅电极165可以设置为沿x方向扩展。栅电极165可以通过栅极介电层162与源/漏区150间隔开。
73.根据上述结构，内部间隔层130被省略，使得在生长源/漏区150时源/漏区150可以具有改善的结晶度。根据一些示例实施例，可以仅在半导体器件100h的一些元件中省略内部间隔层130。例如，当sige用于pfet中的源/漏区150时，可以仅在pfet中选择性地省略内部间隔层130，以改善sige的结晶度。也就是说，一些区域可以具有内部间隔层130，而其他区域可以不包括内部间隔层130。
74.图9a和图9b是根据一些示例实施例的半导体器件的示意性布局和截面图。图9b示出了沿切割线iii-iii
′
和iv-iv
′
截取的图9a的半导体器件的截面。
75.图10是根据一些示例实施例的半导体器件的示意性透视图。
76.参照图9a到图10，半导体器件100i可以包括连接栅电极165和互连线190的接触区cri，以及连接接触插塞170和互连线190的通孔区vr。根据一些示例实施例，如图2a至图3的示例实施例中那样，接触区cri可以包括与栅电极165的材料相同的材料并与栅电极165一体形成。或者，接触区cri可以是与栅电极165分开形成并且彼此区分开的单独构造。通孔区vr可以包括与接触插塞170的材料相同的材料并与接触插塞170一体地形成，或者可以是彼此区分开的单独构造。半导体器件100i被示为包括具有包含沟道结构140的mbcfet
tm
结构的晶体管，但不限于此。例如，半导体器件100i可以包括finfet，其中栅极结构160设置在鳍形的有源区105上。
77.栅电极165可以在最上面的第三沟道层143上延伸。然而，如在图2a至图3的示例实施例中那样，根据一些示例实施例，在至少一个沟道结构140中第三沟道层143可以被暴露。
78.接触区cri可以设置在栅电极165在y方向上的至少一个区域上以连接栅电极165和互连线190。根据制造工艺，接触区cri的侧表面的倾斜度可以形成为使得宽度朝向下部增加，如图所示，或者可以相反地形成。接触区cri可以包括具有相对较大宽度的下部区lr
和具有相对较小宽度的上部区ur。接触区cri可以具有在互连线190之间向下凹陷的接触去除区crs。例如，接触去除区crs可以以与底切区(undercut region)相同的形状形成在接触区cri中。形成接触去除区crs的区域可以限定为上部区ur。接触区cri在y方向上的侧表面可以具有位于下部区lr和上部区ur之间的点，在该点处，倾斜度、曲率和宽度中的至少一个改变或不连续地快速改变。如图10所示，接触去除区crs可以具有沿着互连线190在x方向上延伸的形状。
79.通孔区vr可以设置在接触插塞170在y方向上的至少一个区域上以连接接触插寨170和互连线190。通孔区vr可以包括具有相对较大宽度的下部区lr和具有较小宽度的上部区ur，并且可以具有类似于接触去除区crs的通孔去除区vrs。上面对接触区cri的描述可以同样适用于通孔区vr。
80.在一些示例实施例中，由于接触区cri和通孔区vr分别具有接触去除区crs和通孔去除区vrs，所以可以防止与在y方向上相邻的互连线190之间的电短路，或降低这种可能性。
81.第一层间绝缘层182和第二层间绝缘层184可以竖直堆叠。第一层间绝缘层182可以覆盖栅电极165的上表面和接触插塞170的上表面，并且第二层间绝缘层184可以设置在第一层间绝缘层182上以对互连线190之间进行填充。第二层间绝缘层184可以具有向下凸出的区域以填充接触去除区crs和通孔去除区vrs。
82.图11a至图11k是示出根据一些示例实施例的基于工艺顺序制造半导体器件的方法的图。图11a至图11k示出了制造图1至图3的半导体器件的方法的一些示例实施例，并且每一个都示出了与图2a和图2b相对应的截面。
83.参照图11a，可以在衬底101上交替堆叠牺牲层120和多个沟道层141、142和143。
84.可以通过后续工艺由如图2a和图2b所示的栅极介电层162和栅电极165代替牺牲层120。可以由分别相对于多个沟道层141、142和143具有蚀刻选择性的材料来形成牺牲层120。多个沟道层141、142和143可以包括与牺牲层120的材料不同的材料。牺牲层120和多个沟道层141、142和143可以包括例如包括硅(si)、硅锗(sige)和锗(ge)中的至少一种的半导体材料，但是可以包括不同的材料，并且可以包括也可以不包括杂质。例如，牺牲层120可以包括硅锗(sige)，并且多个沟道层141、142和143可以包括硅(si)。
85.可以通过从衬底101执行外延生长工艺来形成牺牲层120和多个沟道层141、142和143。牺牲层120和多个沟道层141、142和143中的每一个可以具有在大约或正好1埃至大约或正好100nm的范围内的厚度。在一些示例实施例中，可以以各种方式改变与牺牲层120交替堆叠的沟道层141、142和143的层数。
86.参照图11b，可以通过去除牺牲层120、沟道层141、142和143以及衬底101中的一部分来形成有源结构，并且可以形成器件隔离层110。
87.有源结构可以包括彼此交替堆叠的牺牲层120和多个沟道层141、142和143，并且还可以包括通过去除衬底101的一部分而形成为从衬底101突出的有源区105。有源结构可以以沿一个方向(例如x方向)延伸的线的形式形成，并且可以形成为在y方向上彼此间隔开。
88.在去除了衬底101的一部分的区域中，可以通过填充绝缘材料、然后去除绝缘材料的一部分以使有源区105突出，来形成器件隔离层110。器件隔离层110的上表面可以形成为
比有源区105的上表面更低。
89.参照图11c，在有源结构上可以形成牺牲栅极结构200和栅极间隔层164。
90.牺牲栅极结构200可以是通过后续工艺形成在如图2a和图2b所示的、第一沟道结构140a和第二沟道结构140b上设置有栅极介电层162和栅电极165的区域中的牺牲结构。牺牲栅极结构200可以包括依次堆叠的第一牺牲栅极层202和第二牺牲栅极层205以及掩模图案层206。可以使用掩模图案层206来图案化第一牺牲栅极层202和第二牺牲栅极层205。第一牺牲栅极层202和第二牺牲栅极层205可以分别是绝缘层和导电层，但不限于此，第一牺牲栅极层202和第二牺牲栅极层205可以形成为单层。例如，第一牺牲栅极层202可以包括氧化硅，第二牺牲栅极层205可以包括多晶硅。掩模图案层206可以包括氧化硅和/或氮化硅。牺牲栅极结构200可以具有与有源结构相交并沿一个方向延伸的线形。牺牲栅极结构200可以例如沿y方向延伸并且可以被设置为在x方向上彼此间隔开。
91.可以在牺牲栅极结构200的两个侧壁上形成栅极间隔层164。栅极间隔层164可以由低k材料形成，并且可以包括例如sio、sin、sicn、sioc、sion和siocn中的至少一种。
92.参照图11d，在牺牲栅极结构200之间，可以通过部分地去除暴露的牺牲层120和多个沟道层141、142和143来形成凹陷区rc。
93.首先，可以通过使用牺牲栅极结构200和栅极间隔层164作为掩模而部分地去除暴露的牺牲层120和多个沟道层141、142和143，来形成凹陷区rc。因此，多个沟道层141、142和143可以构成在x方向上具有有限长度的第一沟道结构140a和第二沟道结构140b。
94.参照图11e，可以形成内部间隔层130，并且可以形成填充凹陷区rc的源/漏区150。
95.首先，可以从牺牲层120的侧表面部分地去除通过凹陷区rc暴露的牺牲层120。可以通过例如湿蚀刻工艺相对于第一沟道结构140a和第二沟道结构140b选择性地蚀刻牺牲层120，并且在x方向上从牺牲层120的侧表面以一定深度去除牺牲层120。牺牲层120可以通过如上所述的侧表面蚀刻而具有向内凹入的侧表面。然而，牺牲层120的侧表面的形状不限于所示出的。
96.接下来，可以在部分地去除了牺牲层120的区域中形成内部间隔层130。可以通过在去除了牺牲层120的区域中填充绝缘材料、并去除沉积在第一沟道结构140a和第二沟道结构140b外侧的绝缘材料，来形成内部间隔层130。内部间隔层130可以由与栅极间隔层164相同的材料形成，但不限于此。例如，内部间隔层130可以包括sin、sicn、siocn、sibcn和sibn中的至少一种。
97.接下来，例如通过选择性外延工艺，可以通过从有源区105以及第一沟道结构140a和第二沟道结构140b的侧表面生长来形成源/漏区150。源/漏区150可以通过原位掺杂而包括杂质，并且可以包括具有不同掺杂元素和/或掺杂浓度的多个层。
98.参照图11f，可以形成层间绝缘层180，并且可以去除牺牲层120和牺牲栅极结构200。
99.可以通过形成覆盖牺牲栅极结构200和源/漏区150的绝缘膜并执行平坦化工艺，来形成层间绝缘层180。
100.可以相对于栅极间隔层164、层间绝缘层180、第一沟道结构140a和第二沟道结构140b以及内部间隔层130选择性地去除牺牲层120和牺牲栅极结构200。首先，可以通过去除牺牲栅极结构200来形成上部间隙区ug，然后，可以通过去除经由上部间隙区ug暴露的牺牲
层120来形成下部间隙区lg。例如，当牺牲层120包括硅锗(sige)并且第一沟道结构140a和第二沟道结构140b包括硅(si)时，可以通过执行使用过乙酸作为蚀刻剂的湿法蚀刻工艺来选择性地去除牺牲层120。在去除工艺期间，源/漏区150可以被层间绝缘层180和内部间隔层130保护。
101.参照图11g，可以形成栅极介电层162和栅电极165。
102.栅极介电层162和栅电极165可以形成为填充上部间隙区ug和下部间隙区lg。栅极介电层162可以形成为共形地覆盖上部间隙区ug和下部间隙区lg的内表面。栅电极165可以形成为完全填充上部间隙区ug和下部间隙区lg。可以通过诸如化学机械抛光(cmp)之类的平坦化工艺来平坦化栅电极165。
103.参照图11h，可以在栅电极165上形成第一掩模层ml1。
104.第一掩模层ml1可以形成为部分地覆盖栅电极165。具体地，第一掩模层ml1可以形成为覆盖与图2a和图2b的接触区cr的上部区ur相对应的区域。
105.第一掩模层ml1可以是硬掩模层，该硬掩模层包括对栅电极165具有蚀刻选择性的材料。第一掩模层ml1可以包括例如氮化硅、氮氧化硅和氧化硅中的至少一种，但不限于此。
106.参照图11i，可以通过使用第一掩模层ml1从栅电极165的上部部分地去除栅电极165。
107.栅电极165可以通过干法蚀刻工艺以一定厚度从由第一掩模层ml1暴露的上表面去除。因此，栅电极165可以在第一掩模层ml1下方保留，从而可以形成接触区cr的上部区ur(参见图2a和图2b)。根据蚀刻工艺条件，上部区ur的侧表面可以竖直或倾斜地形成，并且可以具有凹入曲线(例如向内倒圆/弯曲或挖空)。
108.参照图11j，可以在栅电极165上形成第二掩模层ml2。
109.第二掩模层ml2可以形成在第一掩模层ml1上，并且可以形成为在y方向上具有比第一掩模层ml1的宽度更宽的宽度。具体地，第二掩模层ml2可以形成为覆盖与图2a和图2b的接触区cr的下部区lr相对应的区域。根据一些示例实施例，可以在去除第一掩模层ml1之后形成第二掩模层ml2。
110.第二掩模层ml2可以是硬掩模层，该硬掩模层包括对栅电极165具有蚀刻选择性的材料。第二掩模层ml2可以包括例如碳基材料，诸如旋涂硬掩模(soh)，但不限于此。
111.可以通过在本步骤中仅使用第一掩模层ml1来蚀刻栅电极165而不形成第二掩模层ml2，从而形成图4d的示例实施例的半导体器件100d。
112.参照图11k，通过使用第二掩模层ml2，可以从栅电极165的上部进一步去除栅电极165的一部分。
113.栅电极165可以通过干法蚀刻工艺以一定厚度从由第二掩模层ml2暴露的上表面进一步去除。因此，栅电极165可以在第二掩模层ml2下方保留，从而可以形成接触区cr的下部区lr。因此，可以形成包括下部区lr和上部区ur的接触区cr。根据蚀刻工艺条件，下部区lr的侧表面可以竖直或倾斜地形成，并且可以具有凹入曲线(例如向内倒圆/弯曲或挖空)。在蚀刻工艺期间，也可以去除第二沟道结构140b的第三沟道层143上的栅极介电层162，但不限于此。根据一些示例实施例，可以保留第三沟道层143上的栅极介电层162。
114.通过本操作，可以最终制造出栅极结构160，该栅极结构160包括具有接触区cr的栅电极165、栅极介电层162以及栅极间隔层164。
115.可以通过在本操作中相对较深地去除栅电极165，来制造图5的示例实施例的半导体器件100e。可以通过在第三沟道层143上形成蚀刻停止层175之后，在本操作中去除栅电极165直到暴露蚀刻停止层175，来制造图6的示例实施例的半导体器件100f。
116.接下来，一起参照图2a和图2b，可以去除第一掩模层ml1和第二掩模层ml2，并且可以形成接触插塞170和互连线190。
117.首先，可以另外形成层间绝缘层180并且可以执行平坦化工艺。可以通过图案化层间绝缘层180以形成暴露源/漏区150的接触孔并用导电材料填充接触孔，来形成接触插塞170。通过在一个区域中具有与互连线190连接的通孔区域或者通过在接触插塞170上形成单独的通孔，接触插塞170可以与互连线190连接。
118.可以在层间绝缘层180上形成互连线190，并且互连线190的一部分可以形成为与接触区cr的上部区ur连接。可以通过单镶嵌工艺或减法图案化工艺形成互连线190。
119.在本操作中形成互连线190之后，可以通过部分地去除在互连线190之间暴露的层间绝缘层180g来制造图7的示例实施例的半导体器件100g。根据接触区cr的形状，在部分地去除层间绝缘层180g的工艺中，也可以部分地去除接触区cr，或者可以不部分地去除接触区cr。
120.图12是示出根据一些示例实施例的制造半导体器件的方法的图。图12示出了制造图4a的半导体器件的方法的一些示例实施例。
121.参照图12，在以上参考图11j描述的制造方法中，可以通过使第二掩模层ml2的位置不同来制造图4a的示例实施例的半导体器件100a。在一些示例实施例中，第二掩模层ml2可以形成为与第一掩模层ml1部分重叠，而不与第一掩模层ml1完全重叠。
122.类似地，可以通过将第二掩模层ml2形成为在y方向上仅与第一掩模层ml1的右侧的一部分重叠，来制造图4b的示例实施例的半导体器件100b。
123.图13a至图13c是示出根据一些示例实施例的基于工艺顺序制造半导体器件的方法的图。图13a至图13c示出了制造图9a和图9b的半导体器件的方法的一些示例实施例，并且每个都示出了与图9a相对应的截面。
124.参照图13a，首先，执行与上面参考图11a至图11g描述的相同的工艺，然后，可以在栅电极165上形成初步接触区crip和伪互连线dl。
125.可以通过部分地去除栅电极165来形成初步接触区crip，或者可以通过在栅电极165上执行单独的沉积和蚀刻工艺来形成初步接触区crip。在本操作中也可以形成图9b的接触插塞170和通孔区vr。
126.接下来，可以在第一层间绝缘层182上形成上牺牲层pl，并且可以形成伪互连线dl。根据一些示例实施例，可以在形成上牺牲层pl之前进一步形成蚀刻停止层。在形成具有均匀厚度的上牺牲层pl之后，可以通过去除上牺牲层pl的一部分并用介电材料填充上牺牲层pl来形成伪互连线dl。例如，上牺牲层pl可以是soh，并且伪互连线dl可以是可以通过剥离工艺去除的材料，诸如sic等。
127.参照图13b，可以去除上牺牲层pl，并且可以形成接触去除区crs。
128.可以通过例如剥离工艺选择性地去除上牺牲层pl。接下来，可以通过使暴露在伪互连线dl之间的第一层间绝缘层182和初步接触区crip部分地凹陷，来形成具有接触去除区crs的接触区cri。因此，接触区cri可以具有被接触去除区crs部分地去除的上部区ur和
在上部区ur下方的下部区lr。在本操作中，图9b的通孔去除区vrs也可以与接触去除区crs一起形成。
129.参照图13c，可以形成第二层间绝缘层184并且可以去除伪互连线dl。
130.可以通过形成低k材料然后执行平坦化工艺来形成第二层间绝缘层184。可以通过例如剥离工艺相对于第二层间绝缘层184选择性地去除伪互连线dl。
131.接下来，一起参照图9b，可以通过在去除了伪互连线dl的区域上沉积导电材料来形成互连线190。
132.在图13a至图13c中，描述了使用单镶嵌工艺制造图9a和图9b的半导体器件100i的一些示例实施例。然而，可以使用减法图案化工艺来制造半导体器件100i。在这种情况下，在初步接触区crip上形成互连线190而不形成伪互连线dl，然后，可以通过使暴露在互连线190之间的第一层间绝缘层182和初步接触区crip部分地凹陷来形成接触去除区crs。
133.本发明构思不受上述示例实施例和附图的限制，而是旨在由所附权利要求限制。因此，在不脱离权利要求中描述的本发明构思的技术精神的范围内，本领域普通技术人员可以对示例实施例进行各种类型的替换、修改和变更以及组合，并且这也属于本发明构思的范围。
134.根据一些示例实施例，通过包括具有接触区并且暴露沟道层的一部分的栅电极，可以提供具有改善的可靠性和电特性的半导体器件。
135.当在本说明书中结合数值使用术语“大约”或“基本上”时，相关数值旨在包括所述数值周围的制造或操作公差(例如
±
10％)。此外，当词语“一般”和“大致”与几何形状结合使用时，意图是不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修饰为“约”或“大致”，应理解这些值和形状应被解释为包括所述数值或形状周围的制造或操作公差(例如
±
10％)。
136.本发明构思的各种优点和效果不限于以上描述，并且可以在本发明构思的示例实施例的描述中更容易理解。