一种接触结构的形成方法、接触结构及半导体装置与流程

1.本技术涉及但不限于半导体的技术领域，尤其涉及一种接触结构的形成方法、接触结构及半导体装置。


背景技术：

2.随着动态随机存取存储器(dynamic random access memory，dram)的线宽逐渐减小，所需形成的结构的尺寸减小，导致所需形成的接触结构的尺寸减小。
3.半导体工艺中，同一道制程需要蚀刻不同材料时，由于蚀刻中不同材质的蚀刻速率不同，不同材料同时蚀刻的工艺中，蚀刻后会在不同材质交界处形成高低不平的台阶结构。尤其是在接触结构底部，若形成高低不平的台阶结构，而接触结构的尺寸减小的同时，后续需要填入接触结构的导电材料很难将高低不平的台阶结构完全填满，从而影响后续形成的半导体结构的电性能，进而导致半导体结构的良率降低。更严重的情况会形成空隙，造成晶圆的报废。


技术实现要素：

4.本技术的目的是提供一种接触结构的形成方法、接触结构及半导体装置，为解决现有技术中由于蚀刻中不同材质的蚀刻速率不同，不同材料同时蚀刻的工艺中，蚀刻后会在不同材质交界处形成高低不平的台阶结构，导致后续需要填入接触结构的导电材料很难将高低不平的台阶结构完全填满，从而影响后续形成的半导体结构的电性能，进而导致半导体结构的良率降低的问题。
5.为解决上述技术问题，根据一些实施例，本技术提供了一种接触结构的形成方法，包括：
6.提供衬底，所述衬底内具有多个隔离区，所述隔离区于所述衬底隔离出若干个有源区；同时对所述有源区和隔离区进行第一次蚀刻，以形成第一接触通孔，所述第一接触通孔底部于有源区位置处形成凸起有源区；沉积第一介质层，覆盖所述第一接触通孔的侧壁和底部；对第一接触通孔底部进行第二次蚀刻，形成具有目标深度的接触结构。
7.优选的是，所述隔离区的蚀刻速率大于所述有源区的蚀刻速率。
8.优选的是，所述第一接触通孔底部的所述凸起有源区顶部和第一接触通孔底部之间形成有第一高度差。
9.优选的是，所述接触结构底部的有源区顶部至所述接触结构底部的隔离区表面的距离为第二高度差，所述第二高度差小于第一高度差。
10.优选的是，在一次蚀刻形成的第一接触通孔中，所述第一接触通孔内与所述凸起有源区对应的深度小于所述第一接触通孔的目标深度。
11.优选的是，所述第一次蚀刻对有源区的蚀刻深度为所述目标深度的四分之三。
12.优选的是，所述凸起有源区位于第一接触通孔底部中心位置处，凸起有源区的两侧至所述第一接触通孔对应两侧侧壁的距离均为第一宽度。
13.优选的是，所述第一介质层的沉积厚度大于或等于所述第一宽度的二分之一。
14.优选的是，凸起有源区的顶部至所述第一接触通孔底表面的距离为第一高度，所述第一高度大于所述沉积厚度。
15.优选的是，所述第一次蚀刻中所述隔离区蚀刻速率和第二次蚀刻中所述第一介质层蚀刻速率相同；所述第一次蚀刻中有源区的蚀刻速率和第二次蚀刻中有源区的蚀刻速率相同。
16.优选的是，所述隔离区材料和/或所述第一介质层的材料包括氧化硅；所述有源区材料包括硅。
17.优选的是，对所述有源区和隔离区进行第一次蚀刻包括：在所述衬底表面形成保护层，在所述保护层上方形成图案化的掩膜层，所述图案化的掩膜层用于定义第一接触通孔的位置。
18.根据另一些实施例，本技术提供了一种接触结构，所述接触结构采用所述的形成方法形成。
19.根据另一些实施例，本技术还提供了一种半导体装置，包括所述的接触结构。
20.本公开的实施例至少具有以下优点：在第一次蚀刻时，由于有源区和隔离区的蚀刻速率不一致，在第一接触通孔底部的有源区位置处会形成凸起有源区，根据第一次蚀刻后形成凸起有源区与第一接触通孔底部的第一高度差调节沉积第一介质层的厚度，通过往第一接触通孔的侧壁及底部覆盖一层第一介质层，再次蚀刻达到目标深度，降低第一接触通孔底部在不同介质层面的高低差，避免后续需要填入接触结构的导电材料无法完全填满的问题，提高后续形成的半导体结构的电性能，进而提高良率。
附图说明
21.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1是本技术一实施例中接触结构的形成方法流程图；
23.图2-图8为本技术一实施例提供的接触结构的形成方法中，各步骤对应的剖面结构示意图。
具体实施方式
24.半导体工艺中，同一道制程需要蚀刻不同材料时，由于蚀刻中不同材质的蚀刻速率不同，不同材料同时蚀刻的工艺中，蚀刻后会在不同材质交界处形成高低不平的台阶结构。尤其是在接触结构底部，若形成高低不平的台阶结构，而接触结构的尺寸减小的同时，后续需要填入接触结构的导电材料很难将高低不平的台阶结构完全填满，从而影响后续形成的半导体结构的电性能，进而导致半导体结构的良率降低。
25.为解决上述问题，本技术一实施例提供了一种接触结构的形成方法，包括；提供衬底，所述衬底内具有多个隔离区，所述隔离区于所述衬底隔离出若干个有源区；同时对所述有源区和隔离区进行第一次蚀刻，以形成第一接触通孔，所述第一接触通孔底部于有源区
位置处形成凸起有源区；沉积第一介质层，覆盖所述第一接触通孔的侧壁和底部；对第一接触通孔底部进行第二次蚀刻，形成具有目标深度的接触结构。
26.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本技术的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本技术各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本技术的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
27.图1是本技术一实施例中接触结构的形成方法流程图，图2-图8为本技术一实施例提供的接触结构的形成方法中，各步骤对应的剖面结构示意图，以下结合附图对本实施例提供的一种接触结构的形成方法作进一步详细说明，具体步骤如下：
28.如图1、2所示，步骤s11，提供一衬底；衬底1内包括隔离区11、有源区12和字线结构13。
29.衬底1的材料可以包括半导体衬底、绝缘体上硅(soi)衬底、绝缘体上锗(goi)衬底、单晶金属氧化物衬底等。在本实施例中衬底1采用硅材料，本实施例采用硅材料作为衬底1是为了方便本领域技术人员对后续形成方法的理解，并不构成限定，在实际应用过程中，可以根据需求选择合适的衬底1的材料。
30.具体地，衬底1内多个有源区12相互平行间隔排布。需要说明的是，衬底1中还包括隔离区11、有源区12和字线结构13外的其他存储器结构，由于其他存储器结构并不涉及到本技术的核心技术，在此不过多进行赘述；本领域技术人员可以理解衬底1中还包括隔离区11、有源区12和字线结构13外的其他存储器结构，用于存储器的正常运行。
31.参考图2，在所述衬底1表面区域形成有多个深沟槽111，在所述深沟槽111内填充隔离材料形成隔离区11。由所述隔离区11于所述衬底1隔离出若干个有源区12，所述隔离区11可以在所述衬底1隔离出若干个呈阵列分布或其他分布类型的有源区12，有源区12可以通过注入杂质到衬底1而形成，例如有源区12可以通过离子注入工艺而形成。
32.在其他实施例中，所述隔离材料可以包括氧化硅、硅酸四乙酯或硼磷硅玻璃等。
33.参考图2和图3所示，步骤s12，于所述衬底表面区域形成保护层。
34.在所述衬底1表面区域覆盖一层保护层4，保护层4可以使用氧化物、氮化物、氮氧化物等形成在衬底1上。
35.在一个例子中，保护层4可以包括氧化硅、氮化硅、氮氧化硅等。例如，保护层4可以使用非掺杂硅酸盐玻璃(usg)、旋涂玻璃(sog，spin on glass)、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼-磷硅酸盐玻璃(bpsg)、流动氧化物(fox，flowable oxide)、四乙氧基硅烷(tetraethylorthosilicate，teos)、等离子体增强teos(pe-teos)、tonen的硅氮烷(tonen silazane，tosz)、高密度等离子体化学气相沉积(hdp-cvd)氧化物等来形成。这些可以单独使用或者可以结合使用。此外，保护层4可以通过旋涂工艺、化学气相沉积(cvd)工艺、等离子体增强化学气相沉积(pecvd)工艺、高密度等离子体化学气相沉积(hdp-cvd)工艺等形成。
36.在其他实施例中，保护层4可以具有多层结构，该多层结构可以包括顺次形成在衬底1上的氧化物膜、氮化物膜和/或氮氧化物膜。
37.参考图2和图4所示，步骤s13，在所述保护层上方形成图案化的掩膜层，所述图案化的掩膜层用于定义第一接触通孔的位置。
38.详细的可包括，图案化的掩膜层41内具有贯穿掩膜层厚度的第一开口411，图案化的掩膜层41和第一开口411用于定义第一接触通孔5的位置。
39.在一个例子中，形成具有贯穿掩膜层厚度的第一开口411，包括：在掩膜层顶部形成图形化的光刻胶(图中未示出)，基于图形化的光刻胶在掩膜层内形成第一开口411，形成图案化的掩膜层41。另外，需要说明的是，图案化的掩膜层41可以为单层掩膜结构，也可以为多层掩膜结构。
40.参考图2和图5所示，步骤s14，形成暴露衬底上部分隔离区和有源区的第二开口。
41.具体为，以步骤s13中图案化的掩膜层41为掩模，利用适当蚀刻工序，例如：以磷酸(h3po4)为蚀刻液的湿法蚀刻或以n2等离子体为蚀刻气体的干法蚀刻，蚀刻第一开口411暴露出的保护层4至形成穿过保护层4的第二开口42，第二开口42可以暴露衬底1上的部分隔离区11和有源区12。
42.参考图2、图5和图6所示，步骤s15，于第二开口底部通过第一次蚀刻形成第一接触通孔。
43.具体为，同时对第二开口42底部暴露的有源区12和隔离区11进行第一次蚀刻，以形成第一接触通孔5，在平行于衬底1表面方向上，第一接触通孔5的宽度等于第二开口42的宽度，在所述第一接触通孔5底部的有源区12位置处形成凸起有源区121。如图7所示，形成所述凸起有源区121的宽度为d。
44.在一个例子中，在垂直于衬底1表面的方向上，第一接触通孔5的深度为20nm～40nm，例如20nm、30nm或40nm。
45.在本实施例中，在第一次蚀刻中，隔离区11内填充的氧化硅与有源区12的材料具有不同的蚀刻选择比，隔离区11的蚀刻速率大于有源区12的蚀刻速率，因此在第一次蚀刻中，在相同的蚀刻时间内，蚀刻隔离区11的深度较有源区12深，也即隔离区11内填充材料去除的较快，因此在第一次蚀刻工艺停止时，第一接触通孔5底部在有源区12的位置处会凸出于隔离区11的底部形成凸起有源区121，即在第一接触通孔5底部的凸起有源区121顶部和第一接触通孔5底部隔离区11上表面之间形成第一高度差，如图7所示，所述第一高度差为b。
46.参考图7和图8所示，通过第一次蚀刻工艺形成的第一接触通孔5，第一接触通孔5内与凸起有源区121对应的深度小于第一接触通孔5的目标深度，例如第一次蚀刻对有源区12的蚀刻深度h1为目标深度h0的四分之三。由于凸起有源区121凸出于第一接触通孔5的底部，因此会在凸起有源区121的侧壁和第一接触通孔5的侧壁之间形成沟槽6。
47.在一些实施例中，形成的凸起有源区121位于第一接触通孔5底部中心位置处，凸起有源区121的两侧至第一接触通孔5对应两侧侧壁的距离均为第一宽度，如图7所示，所述第一宽度为c。
48.第一高度差b的存在导致后续填入接触结构的导电材料很难将高低不平的台阶结构完全填满，从而影响后续形成的半导体结构的电性能，进而导致半导体结构的良率降低。因此进行第二次刻蚀工艺降低第一高度差b。
49.参考图2和图7所示，步骤s16，回填所述第一接触通孔进行第二次刻蚀。
50.根据本技术实施例，利用化学气相沉积(cvd)工艺或其它合适工艺，在第一接触通孔5的侧壁以及底部和凸起有源区121上顺形的沉积第一介质层7。根据本技术实施例，第一介质层7顺形的覆盖在保护层4的表面区域、第一接触通孔5的侧壁及底部，以及凸起有源区121上。如图7所示，沉积于凸起有源区121上的所述第一介质层7厚度为a。
51.在一个例子中，沉积于凸起有源区121上的第一介质层7厚度a大于或等于第一宽度c的二分之一时，则在第一接触通孔5的侧壁以及底部和凸起有源区121上顺形的沉积第一介质层7，可以将沟槽6填满。
52.参考图7和图8所示，采用非等向性刻蚀工艺，同时对所述第一接触通孔5的侧壁和底部的第一介质层7及底部凸起有源区121进行第二次蚀刻，由此形成具有目标深度h0的接触结构，接触结构底部的有源区12顶部至所述接触结构底部的隔离区11表面的距离为第二高度差，第二高度差小于第一高度差b，所述第二高度差优选为0。
53.在一个例子中，凸起有源区121的顶部至第一接触通孔5底表面的距离为第一高度即第一高度差b，第一高度大于凸起有源区121上沉积的第一介质层7厚度a，并且凸起有源区121的宽度d大于第一宽度c。
54.在本实施例中，第二次蚀刻中有源区12的蚀刻速率和第一次蚀刻中有源区12的蚀刻速率相同。
55.需要说明的是，在第二次蚀刻工艺中第一介质层7的蚀刻速率和第一次蚀刻工艺中隔离区11的蚀刻速率相同。例如第一介质层7的材料可以与隔离区11内的填充材料相同也可以不相同，在本技术实施例中，第一介质层7的材料与隔离区11内的填充材料相同均为氧化硅。
56.为了便于理解，本实施例对直接蚀刻和分步刻蚀后的有源区和隔离区的高度差进行对比；
57.假设有源区的目标深度h0为40nm，隔离区内的材料蚀刻速率为有源区材料蚀刻速率的1.5倍，在填充第一介质层时完全设定表面平整：
58.若是采用直接蚀刻至目标深度则：
59.有源区的目标深度为40nm，隔离区的目标深度为60nm，则两者的高度差为20nm。
60.若是采用分步蚀刻至目标深度则：
61.第一次蚀刻目标深度的3/4，有源区的目标深度为30nm，隔离区的目标深度为45，则第一次蚀刻后有源区和隔离区之间的高度差为15nm；
62.回填有源区上的第一介质层的厚度设定为5nm，至此有源区的目标深度变为25nm，并使有源区和隔离区底部平齐，则此时隔离区的目标深度需要往回填20nm，主要为有源区和隔离区之间的高度差15nm加上第一介质层的厚度5nm，此时隔离区深度变为45nm减去回填的20nm等于25nm；
63.在第二次蚀刻中，继续对有源区的目标深度进行刻蚀至40nm，具体为在第一次刻蚀并回填后目标深度25nm的基础上再次刻蚀15nm至40nm，刻蚀掉的深度主要为第一介质层的厚度5nm和有源区的10nm；
64.继续对回填后隔离区的目标深度25nm进行刻蚀至45nm，刻蚀掉的深度主要为填充的第一介质层的厚度20nm，由此有源区和隔离区之间的高度差为5nm，由此可见，分步蚀刻可以降低有源区和隔离区两者之间的高度差。
65.与相关技术相比，根据第一次蚀刻形成的凸起有源区与第一接触通孔底部的第一高度差调节沉积第一介质层的厚度，通过往第一接触通孔的侧壁及底部覆盖一层第一介质层，消除凸起有源区带来的高度差，通过再次蚀刻达到目标深度，降低第一接触通孔底部在不同介质层面的高低差，避免后续需要填入接触结构的导电材料无法完全填满的问题，提高后续形成的半导体结构的电性能，进而提高良率。
66.相应的，本技术另一实施例涉及一种接触结构，可以采用上述任一形成方法制作。
67.相应的，本技术另一实施例还涉及一种半导体装置，包括所述的接触结构。
68.应当理解的是，本技术的上述具体实施方式仅仅用于示例性说明或解释本技术的原理，而不构成对本技术的限制。因此，在不偏离本技术的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。此外，本技术所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。