半导体装置的制作方法

1.本实用新型涉及一种半导体装置，尤其是涉及一种半导体存储装置。


背景技术：

2.随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic random access memory,dram)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。
3.一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line,wl)及位线(bit line,bl)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术或结构还待进一步改良以有效提升相关存储装置的效能及可靠度。


技术实现要素：

4.本实用新型之一目的在于提供一种半导体装置的制作方法，系预先于各底电极层的侧壁上形成牺牲层，如此，在后续移除所述牺牲层后，各所述底电极层即可具有上窄下宽的垂直柱状结构，以拉开各所述底电极层之间的距离，有利于后续电容电介质层以及顶电极层的沉积制作工艺的进行。
5.本实用新型之一目的在于提供一种半导体装置，其底电极层包括具有对称柱状结构的第一底电极层、以及具有不对称柱状结构的第二底电极层，所述第一底电极层以及所述第二底电极层分别具有朝着水平方向延伸的至少一水平延伸部，可进一步跨在电容电介质层上，形成更为稳定的电容结构。同时，所述支撑结构亦得以更为稳固地支撑所述电容结构，使得半导体装置可达到更为优化的功能与效果。
6.为达上述目的，本实用新型之一实施例提供一种半导体装置包括衬底、存储节点焊盘、支撑结构、电容结构以及绝缘填充层。存储节点焊盘设置在衬底上。所述支撑结构设置在所述衬底上，并包括由下而上依序设置的第一支撑层以及第二支撑层。所述电容结构设置在所述衬底上，并包括依序堆迭的底电极层、电容电介质层以及顶电极层，其中，所述底电极层包括具有对称柱状结构的第一底电极层、以及具有不对称柱状结构的第二底电极层，所述第一底电极层以及所述第二底电极层分别具有朝着水平方向延伸的至少一水平延伸部。
7.为达上述目的，本实用新型之一实施例提供一种半导体装置的制作方法，其包括以下步骤。首先提供衬底，于所述衬底上形成多个存储节点焊盘，并且，于所述衬底上形成支撑结构，所述支撑结构包括由下而上依序设置的第一支撑层以及第二支撑层。接着，于所
述衬底上形成电容结构，所述电容结构包括依序堆迭的底电极层、电容电介质层、以及顶电极层，其中，所述底电极层包括具有对称柱状结构的第一底电极层、以及具有不对称柱状结构的第二底电极层，所述第一底电极层以及所述第二底电极层分别具有朝着水平方向延伸的至少一水平延伸部。
附图说明
8.所附图示提供对于本实用新型实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
9.图1至图9绘示本实用新型第一实施例中半导体装置的制作方法的步骤示意图，其中：
10.图1为本实用新型的半导体装置于形成支撑层结构后的剖面示意图；
11.图2为本实用新型的半导体装置于形成牺牲材料层后的剖面示意图；
12.图3为本实用新型的半导体装置于形成牺牲层后的剖面示意图；
13.图4为本实用新型的半导体装置于形成底电极层后的剖面示意图；
14.图5为本实用新型的半导体装置于形成掩模层后的剖面示意图；
15.图6为本实用新型的半导体装置于移除第三支撑材料层后的剖面示意图；
16.图6为本实用新型的半导体装置于移除第三支撑材料层后的剖面示意图；
17.图7为本实用新型的半导体装置于部分移除牺牲层后的剖面示意图；
18.图8为本实用新型的半导体装置于移除第一牺牲层后的剖面示意图；以及
19.图9为本实用新型的半导体装置于形成电容结构与支撑结构后的剖面示意图。图10至图12绘示本实用新型第二实施例中半导体装置的制作方法的步骤示意图，其中：
20.图10为本实用新型的半导体装置于移除牺牲层后的剖面示意图；
21.图11为本实用新型的半导体装置于形成电容结构与支撑结构后的剖面示意图；以及
22.图12为另一实施例的半导体装置于形成电容结构与支撑结构后的剖面示意图。
23.图13至图14绘示本实用新型第三实施例中半导体装置的制作方法的步骤示意图，其中：
24.图13为本实用新型的半导体装置于移除牺牲层后的剖面示意图；
25.图14为本实用新型的半导体装置于形成电容结构与支撑结构后的剖面示意图；以及
26.图15为另一实施例的半导体装置于形成电容结构与支撑结构后的剖面示意图。
27.其中，附图标记说明如下：
28.100、300、500
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半导体装置
29.101
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浅沟渠隔离
30.110
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衬底
31.130
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电介质层
32.131
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氧化物层
33.133
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氮化物层
34.135
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氧化物层
35.140
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间隙壁结构
36.141
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第一间隙壁
37.143
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第二间隙壁
38.145
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第三间隙壁
39.150
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触点
40.160
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位线
41.160a
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位线触点
42.161
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半导体层
43.163
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阻障层
44.165
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导电层
45.167
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盖层
46.170
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电介质层
47.180
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存储节点焊盘
48.190
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支撑层结构
49.191
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第一支撑材料层
50.192
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开口
51.193
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第二支撑材料层
52.195
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第三支撑材料层
53.197
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第四支撑材料层
54.200
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牺牲材料层
55.200a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
悬垂部
56.201
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
牺牲层
57.210、310、410
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电容结构
58.211
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底电极层
59.211a、313a
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第一底电极层
60.211b、313b
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第二底电极层
61.212
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
凹角
62.212a、312
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水平延伸部
63.213、313、313a、413
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电容电介质层
64.215、315
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顶电极层
65.220
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掩模图案
66.290
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支撑结构
67.291
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一支撑层
68.293
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二支撑层
69.304
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
空气间隙
70.501、501a、501b、501c、501d
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牺牲层
71.501f、501g、501h
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
牺牲层
72.504、506
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
空气间隙
73.510
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电容结构
74.511
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
底电极层
75.511a、511b
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侧壁
76.513、513a、513b
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电容电介质层
77.515
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
顶电极层
78.520
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
掩模图案
79.590
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
支撑结构
80.591
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一支撑层
81.593
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二支撑层
82.d1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
孔径
83.t1
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厚度
84.p1
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第一蚀刻制作工艺
85.p2
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第二蚀刻制作工艺
86.p3
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第三蚀刻制作工艺
87.p4、p41
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第四蚀刻制作工艺
88.p5
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第五蚀刻制作工艺
具体实施方式
89.为使熟习本实用新型所属技术领域之一般技艺者能更进一步了解本实用新型，下文特列举本实用新型之较佳实施例，并配合所附图示，详细说明本实用新型的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本实用新型的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
90.请参照图1至图9，所绘示者为本实用新型第一实施例中半导体装置100之制作方法的步骤示意图。首先，如图1所示，提供一衬底110，例如是硅衬底、含硅衬底(如sic,sige等)或硅覆绝缘(silicon-on-insulator,soi)衬底等，衬底110内还形成有至少一绝缘区，例如是浅沟渠隔离(shallow trench isolation,sti)101，而在衬底100上定义出多个有源区(active area,aa,未绘示)，浅沟槽隔离101围绕所有的所述有源区。在一实施例中，绝缘区101的形成例如是先利用蚀刻方式而于衬底100中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。
91.此外，衬底110内还可形成多个埋藏式闸极(未绘示)，所述埋藏式闸极例如是相互平行地沿着一方向(如x方向，未绘示)延伸并与所述有源区、浅沟渠隔离101交错，以作为半导体装置100的埋藏式字线(buried word line,bwl，未绘示)。衬底110上方则可形成多个位线160以及多个触点150，其是分别延伸于垂直所述方向的另一方向(如y方向，未绘示)上，并且相互交替地排列。虽然本实施例的附图中并未具体绘出所述有源区、所述埋藏式闸极以及位线160的整体延伸方向，但本领域者应可轻易理解若由一俯视图来看，位线160应垂直于所述埋藏式闸极，并同时与所述有源区与所述埋藏式闸极交错。
92.细部来说，各位线160是相互分隔地形成在衬底110上并包含依序堆迭的半导体层(例如包含多晶硅)161、阻障层163(例如包含钛及/或氮化钛)、导电层165(例如包含钨、铝
或铜等低阻质的金属)、以及盖层167(例如包含氧化硅、氮化硅或氮氧化硅等)，但不以此为限。需注意的是，原则上所有的位线160皆是彼此平行地形成在衬底110上方的电介质层130上，其中，电介质层130优选地具有一复合层结构，例如是包含氧化物层131-氮化物层133-氧化物层135(oxide-nitride-oxide,ono)结构，但不以此为限。此外，每一条位线160均延伸并同时与多个所述有源区交错，其中，落在各所述有源区上的位线160系藉由其下方相对应形成的位线触点(bit line contact,blc)160a而进一步伸入各所述有源区内。各位线触点160a例如系与位线160的半导体层161一体成形，并直接接触下方的衬底110(各所述有源区)。
93.另一方面，各触点150同样是相互分隔地形成在衬底110上，并且进一步伸入各所述有源区内，如此，各触点150可做为半导体装置300的存储节点插塞(storage node contact,snc)，而直接接触下方的衬底110(包括所述有源区以及浅沟渠隔离101)。在一实施例中，触点150例如包括铝(aluminum,al)、钛(titanium,ti)、铜(copper,cu)或钨(tungsten,w)等低阻值的金属材质，并且，各触点150与各位线160之间系透过间隙壁结构140相互绝缘。在一实施例中，间隙壁结构140可选择性地具有单层结构或是如图1所示的复合层结构，其例如包括依序堆迭于各位线160侧壁上的第一间隙壁141(例如包含氮化硅)、第二间隙壁143(例如包含氧化硅)以及第三间隙壁145(例如包含氮化硅)，但不以此为限。
94.请再参照图1所示，衬底110上的电介质层170内还形成多个存储节点焊盘(storage node pad,sn pad)180，位于触点150以及位线160的上方并分别对位于各触点150。在一实施例中，存储节点焊盘180同样包含铝、钛、铜或钨等低阻值金属材质，例如是不同于触点150的金属材质，但不以此为限。在另一实施例中，所述存储节点焊盘还可选择与触点150一体成形而可包含相同的材质。后续，则可在存储节点焊盘180上方继续形成电容结构210，以直接接触并电连接下方的存储节点焊盘180。在一实施例中，电容结构210的制作工艺包括但不限于以下步骤。首先，于衬底110上方的电介质层170上形成支撑层结构190，其例如包括交替堆迭的至少一个氧化物层与至少一个氮化物层。在本实施例中，支撑层结构190例如包括由下而上依序堆迭的第一支撑材料层191(例如包括氧化硅)、第二支撑材料层193(例如包括氮化硅或碳氮化硅)、第三支撑材料层195(例如包括氧化硅)以及第四支撑材料层197(例如包括氮化硅或碳氮化硅等，但不以此为限。优选地，所述氧化物层(例如包括第一支撑材料层191以及第三支撑材料层195)可具有相对较大的厚度，例如是约为所述氮化物层(例如包括第二支撑材料层193或第四支撑材料层197)的厚度的5倍至10倍以上，并且，设置位置远离衬底110的所述氮化物层(例如系第四支撑材料层197)的厚度优选地大于设置位置邻近衬底的所述氮化物层(例如系第二支撑材料层193)的厚度，如图1所示，但不以此为限。由此，可使得支撑层结构190整体的厚度约达到1600埃(angstroms)至2000埃左右，但不以此为限。本领域者应可理解前述氧化物层(如第一支撑材料层191或第三支撑材料层195)以及前述氮化物层的具体堆迭数量(如第二支撑材料层193或第四支撑材料层197)不以前述数量为限，而可依据实际需求而调整，例如为3层、4层或其他数量等。然后，于支撑层结构190内形成多个开口192，依序贯穿第四支撑材料层197、第三支撑材料层195、第二支撑材料层193以及第一支撑材料层191，并对位于下方的各存储节点焊盘180。如此，各个存储节点焊盘180的顶面可分别自各开口192暴露，如图1所示。
95.接着，如图2所示，于衬底110上进行阶梯覆盖(step coverage)性差的沉积制作工
hydroxide,tmah)等蚀刻剂，率先移除自掩模图案220暴露出的第三支撑材料层195，直到露出下方的第二支撑材料层193以及两侧的牺牲层201，再继续往两侧移除剩余的第三支撑材料层195，但不以前述蚀刻剂为限。在此操作下，即可至少完全暴露出各牺牲层201单侧的侧壁，如图6所示。然后，如图7所示，再透过掩模图案220进行第四蚀刻制作工艺p4，例如系另一等向湿式蚀刻制作工艺，同样通入氢氧化四甲铵等蚀刻剂并自各牺牲层201被暴露出的侧壁而进一步移除牺牲层201。
100.如图8所示，再透过掩模图案220进行第五蚀刻制作工艺p5，例如系再一等向湿式蚀刻制作工艺，同样通入氢氧化四甲铵等蚀刻剂，率先移除被暴露的第二支撑材料层193及其下方的第一支撑材料层191，直到露出电介质层170的顶面，再继续往两侧移除剩余的第一支撑材料层191，但不以前述蚀刻剂为限。在此操作下，各底电极层211的两相对侧壁可大体上被暴露出，而剩余的第二支撑材料层193以及剩余第四支撑材料层197即分别形成由下而上依序设置的第一支撑层291以及第二支撑层293，第一支撑层291以及第二支撑层293至少设置于各底电极层211的一侧，以共同成为支撑底电极层211的支撑结构290。优选地，位置远离衬底110的第二支撑层293的厚度可大于设置位置邻近衬底的第一支撑层291的厚度，例如是约为2至5倍第一支撑层291的厚度，如图8所示，但不以此为限。
101.受到牺牲层201的影响，各底电极层211的上半部可部分具有相对较小的直径，例如系小于开口192的孔径d1，下半部则具有相对较大的直径，例如系等于开口192的孔径d1，使得各底电极层211可大体上呈现上窄下宽的垂直柱状结构，如图8所示，但不以此为限。本实施例中系将各底电极层211于垂直方向(例如是垂直于衬底110的方向上)上介于第一支撑层291与第二支撑层293之间的部分定义为所述上半部；而各底电极层211于所述垂直方向上介于第一支撑层291与存储节点焊盘180之间的部分则定义为所述下半部，但不以此为限。需说明的是，在本实施例中，底电极层211细部包括具有对称柱状结构的第一底电极层211a，以及具有不对称柱状结构的第二底电极层211b，第二底电极层211b的顶部还具有凹角212，而可进一步呈现左右不对称的结构。此外，另需特别说明的是，各底电极层211(包括第一底电极层211a以及第二底电极层211b)的所述上半部还包括朝着水平方向(例如是平行于衬底110的方向上)延伸的至少一水平延延伸部212a，其底部系与第二支撑层293的底部齐平，如图8所示。其中，第一底电极层211a具有分别朝着两相对方向延伸的两个水平延伸部212a，因而呈现对称柱状结构；而各第二底电极层211b则具有朝向左侧或右侧延伸的水平延伸部212a，因而呈现不对称柱状结构，如此，可额外拉开各底电极层211与邻近的底电极层211之间的距离，以利于后续沉积制作工艺的进行。
102.而后，如图9所示，完全移除掩模图案220，于衬底110上进行沉积制作工艺，以依序形成电容电介质层213以及顶电极层215，如此，底电极层211(包括第一底电极层211a以及第二底电极层211b)、电容电介质层213以及顶电极层215可共同形成电容结构210。细部来说，电容电介质层213系共型地覆盖于底电极层211与电介质层170的暴露表面上，而顶电极层215则填满各底电极层211之间的剩余空间，并且，部分的电容电介质层213以及顶电极层215还可进一步填充于第二支撑层293与第一支撑层291之间，以及，还进一步填充于第一支撑层291以及电介质层170之间，使得电容电介质层213可直接接触水平延伸部212a的所述底部。换言之，底电极层211的各水平延伸部212a可跨设在部分的电容电介质层213上，进而形成结构更为稳定的电容结构210。在一实施例中，电容电介质层213例如包括一高电介质
常数电介质材质，其系选自由氧化铪(hfo2)、氧化铪硅(hfsio4)、铪氧氮化硅(hfsion)、氧化锌(zro2)、氧化钛(tio2)以及氧化锆-氧化铝-氧化锆(zaz)组成的群组，优选地包括氧化锆-氧化铝-氧化锆；顶电极层215则例如包括铝、钛、铜或钨等低阻值金属材质，优选地包括钛，但不以此为限。
103.如此，即完成电容结构210的制作工艺。电容结构210包括垂直延伸的多个电容，以作为半导体装置100的存储节点(storage node,sn)，所述存储节点可透过存储节点焊盘180以及存储节点插塞(即触点150)而与半导体装置100的晶体管组件(未绘示)电性连接，使得电容结构210与衬底110上设置的所述存储节点插塞之间可具有良好的接触关系。藉此，本实施例的半导体装置100即可形成一动态随机存取存储器(dynamic random access memory,dram)装置，系由至少一所述晶体管组件以及至少一所述电容构成动态随机存取存储器阵列中的最小组成单元(memory cell)，以接收来自于位线160及所述埋藏式字线的电压信息。
104.根据本实用新型第一实施例中的制作方法，半导体装置100系先利用阶梯覆盖性差的沉积制作工艺(如图2所示)以及第一蚀刻制作工艺p1(如图3所示)，形成仅覆盖于开口192的两相对侧壁上的牺牲层201，使得后续形成的各底电极层211可具有上窄下宽的垂直柱状结构，以初步拉开各底电极层211之间的距离。而后，再于移除支撑层结构190的第三支撑材料层195时(如图5至图6所示)，进一步透过掩模图案220于部分的底电极层211顶部形成凹角212，由此，可使第二底电极层211b呈现左右不对称的结构，以额外拉开第二底电极层211b与邻近的底电极层211(包括第一底电极层211a以及第二底电极层211b)之间的距离，以利于后续电容电介质层213以及顶电极层215的沉积制作工艺的进行。因此，在此操作下，本实用新型第一实施例中的半导体装置100的制作方法可有效地改善因存储单元密度提升所衍生的制作瑕疵，使得后续形成的电容电介质层213以及顶电极层215可更为均匀、平整地覆盖于各底电极层211上，进而提升其结构可靠性，以达到更为优化的功能与效果。需注意的是，第一底电极层211a具有分别朝着两相对方向延伸的两个水平延伸部212a；而各第二底电极层211b则具有朝向左侧或右侧延伸的水平延伸部212a，各水平延伸部212a可跨设在部分的电容电介质层213上，进而形成结构更为稳定的电容结构210。于此，支撑结构290可更为稳固地支撑电容结构210的两侧，提升半导体装置100的结构可靠性。
105.此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型形成半导体装置及其制作方法亦可能有其它态样，而不限于前述。举例来说，在另一实施例中，可选择调整所述沉积制作工艺的各项参数，直接形成如图3所示的牺牲层201，而不形成如图2所示的悬垂部200a，如此，可省略第一蚀刻制作工艺p1的进行。下文将进一步针对本实用新型中半导体装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
106.请参照图10至图12所示，其绘示本实用新型第二实施例中半导体装置300之制作方法的步骤示意图。本实施例中半导体装置300前端的形成步骤大体上与前述第一实施例中的半导体装置100前端的形成步骤相同，如图1至图6所示，于此不再赘述。本实施例与前述第一实施例的主要差异在于，在本实施例中，牺牲层(未绘示)的顶面系介于第四支撑材料层197的顶面与底面之间，于是，当后续完全移除该牺牲层(如图7所示的第四蚀刻制作工
艺p4)后，即可于各底电极层211与第四支撑材料层197之间形成空气间隙304，如图10所示。后续，于衬底110上继续进行第五蚀刻制作工艺p5、完全移除掩模图案220，使得剩余的第二支撑材料层193以及剩余第四支撑材料层197可共同成为支撑结构290。如此，本实施例的各底电极层312(包括第一底电极层311a以及第二底电极层311b)的所述上半部同样包括朝着水平方向(例如是平行于衬底110的方向上)延伸的至少一水平延延伸部312，其底部系高于第二支撑层293的底部，并介于第二支撑层293的所述底部与顶部之间，如图10所示。同样地，第一底电极层311a具有分别朝着两相对方向延伸的两个水平延伸部312，因而呈现对称柱状结构；而各第二底电极层311b则具有朝向左侧或右侧延伸的水平延伸部312，因而呈现不对称柱状结构，如此，可额外拉开各底电极层311与邻近的底电极层311之间的距离，以利于后续沉积制作工艺的进行。
107.然后，再如图11所示，于各底电极层311上依序形成电容电介质层313以及顶电极层315。如此，底电极层311、电容电介质层313以及顶电极层315可共同形成电容结构310，其中，本实施例的电容电介质层313及/或顶电极层315的材质选择以及具体制作工艺均与前述第一实施例的电容电介质层213及/或顶电极层215相同，于此不再赘述。需注意的是，在本实施例中，系选择性地调整沉积制作工艺的各项参数(如沉积温度、流场或材质选择等)，使得部分的电容电介质层313a可完全填满各底电极层311与第二支撑层293之间的空气间隙304内。电容电介质层313、313a可同样包括氧化铪、氧化铪硅、铪氧氮化硅、氧化锌、氧化钛或氧化锆-氧化铝-氧化锆等高电介质常数电介质材质，其可填充于各底电极层311与第二支撑层293之间，更为稳固地支撑电容结构310。然而，在另一实施例中，亦可选择使后续沉积的电容电介质层413不填入各底电极层211与第二支撑层293之间的空气间隙304内。如此，在电容结构410形成后，仍可在各底电极层211与第二支撑层293之间保有空气间隙304a，如图12所示。
108.如此，即完成电容结构310/410的制作工艺。电容结构310/410包括而垂直延伸的多个电容，以作为半导体装置300的存储节点，其可透过存储节点焊盘180以及存储节点插塞(即触点150)而与半导体装置300的晶体管组件(未绘示)电性连接，使得电容结构310/410与衬底110上设置的所述存储节点插塞之间可具有良好的接触关系。藉此，本实施例的半导体装置300同样可形成一动态随机存取存储器装置。
109.根据本实施例的制作方法，系透过调整该牺牲层的顶面高度，而在蚀刻制作工艺p41(如图10所示)后，于各底电极层311与第四支撑材料层197之间形成空气间隙304。为此，后续沉积的电容电介质层313或电容电介质层413即可选择性地完全填满或不填入各空气间隙304内。由此，在后续形成的电容结构310/410中，各底电极层312(包括第一底电极层311a以及第二底电极层311b)与第二支撑层293之间还可进一步夹设部分的电容电介质层313或是空气间隙304，位于水平延伸部312的下方，同样可在稳固地支撑电容结构310/410之余提升半导体装置300的结构可靠性与元件效能。
110.请参照图13至图14所示，其绘示本实用新型第三实施例中半导体装置500之制作方法的步骤示意图。本实施例中半导体装置500前端的形成步骤大体上与前述实施例中的半导体装置100、300的形成步骤相同，相同或相似之处于此不再赘述。本实施例与前述实施例的主要差异在于，在本实施例中，系透过调整所述沉积制作工艺的各项参数，使得各牺牲层501于各开口192表面的厚度与覆盖面积亦不相同，例如，部分的牺牲层501a、501b、501c
可仅覆盖至部分的第三支撑材料层195，另一部分的牺牲层501d、501e可进一步覆盖至第二支撑材料层193与第一支撑材料层191的交界，而另一部分的牺牲层501f、501g可更进一步地覆盖至部分的第一支撑材料层191，但不以此为限；而另一部分牺牲层501e、501h可具有整体均一但小于厚度t1的厚度t2，另一部分牺牲层501c、501d可具有整体均一但大于厚度t1的厚度t3，如图14所示，但不以此为限。并且，在另一实施例中，部分的牺牲层501b、501g还可具有整体不均匀的膜厚，如图14所示。
111.接着，形成底电极层511(如前述第一实施例的图4所示)、掩模图案520(如前述第一实施例的图5所示)、并在掩模图案520的覆盖下依序移除部分的第四支撑材料层197以及部分的底电极层511(如前述第一实施例的图5所示)、移除第三支撑材料层195(如前述第一实施例的图6所示)、移除牺牲层501(如前述第一实施例的图7所示)、并且移除部分的第二支撑材料层193以及第一支撑材料层191，形成如图14所示的底电极层511、第一支撑层591(即剩余的第二支撑材料层193)与第二支撑层593(即剩余的第四支撑材料层197)，其中，第一支撑层591与第二支撑层593可共同成为支撑结构590，而各底电极层511与第二支撑层593之间还可进一步形成空气间隙504。需注意的是，因应各牺牲层501的结构态样，本实施例的各底电极层511可具有互不对称的两相对侧壁511a、511b，特别系指各底电极层511的上半部(例如是指垂直于衬底110的方向上介于第一支撑层591与第二支撑层593之间的部分)的侧壁，其例如具有整体平坦或不规则的表面、整体均匀或不均匀的凹陷、不同的凹陷程度、不同的延伸长度等。其中，部分的底电极层511的其中一侧壁511a于垂直于衬底110的所述方向上可延伸至第一支撑层591与第二支撑层593之间，而另外一侧壁511b则可延伸至第一支撑层591的下方，并且，可选择性地具有整体平坦或不规则的表面，如图14所示。如此，本实施例的各底电极层511可整体呈现更为多元化的不对称结构。
112.而后，如图15所示，完全移除掩模图案520，于各底电极层511上依序形成电容电介质层513以及顶电极层515。如此，底电极层511、电容电介质层513以及顶电极层515可共同形成电容结构510，其中，本实施例的电容电介质层513及/或顶电极层515的材质选择以及具体制作工艺均与前述第一实施例的电容电介质层213及/或顶电极层215相同，于此不再赘述。需注意的是，在本实施例中，系选择性地调整沉积制作工艺的各项参数(如沉积温度、流场或材质选择等)，使得部分的电容电介质层513a可完全填满各底电极层511与第二支撑层593之间的空气间隙504内、并且，部分的电容电介质层513b可完全填满各底电极层511与第一支撑层591的空气间隙506。电容电介质层513、513a、513b可同样包括氧化铪、氧化铪硅、铪氧氮化硅、氧化锌、氧化钛或氧化锆-氧化铝-氧化锆等高电介质常数电介质材质，其可填充于各底电极层511与第二支撑层593之间，更为稳固地支撑电容结构510。然而，在另一实施例中，亦可选择使后续沉积的电容电介质层513不填入各底电极层511与第二支撑层593之间的空气间隙504内。
113.如此，即完成电容结构510的制作工艺。电容结构510包括而垂直延伸的多个电容，以作为半导体装置500的存储节点，其可透过存储节点焊盘180以及存储节点插塞(即触点150)而与半导体装置500的晶体管组件(未绘示)电性连接，使得电容结构510与衬底110上设置的所述存储节点插塞之间可具有良好的接触关系。藉此，本实施例的半导体装置500同样可形成一动态随机存取存储器装置。
114.根据本实施例的制作方法，系透过调整牺牲层501形成时的各项参数，使得各牺牲
层501可具有互不相同的长度、厚度、或是整体不均匀的膜厚等(如图14所示)，如此，使得后续形成的各底电极层511可整体呈现更为多元化的不对称结构，以进一步拉开相邻底电极层511之间的距离，而有利于后续电容电介质层513以及顶电极层515的沉积制作工艺的进行。此外，本实施例的底电极层511可更为稳固地设置于支撑结构590上，提升半导体装置500的结构可靠性与元件效能。
115.整体来说，本实用新型系先利用阶梯覆盖性差的沉积制作工艺以及一蚀刻制作工艺，预先于支撑层结构的开口内形成牺牲层，如此，后续形成的各底电极层即可具有上窄下宽的垂直柱状结构，以初步拉开各底电极层之间的距离。而后，再于移除所述支撑层结构的过程中，进一步透过掩模图案于部分的所述底电极层顶部形成凹角，以额外拉开各所述底电极层之间的距离，以利于后续电容电介质层以及顶电极层的沉积制作工艺的进行。因此，本实用新型的制作方法可有效地改善因存储单元密度提升所衍生的制作瑕疵，使得所述电容电介质层以及所述顶电极层可更为均匀、平整地覆盖于所述底电极层上，进而提升其结构可靠性，使得本实用新型的半导体装置可达到更为优化的功能与效果。
116.以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。