半导体封装的制作方法

半导体封装
1.相关申请的交叉引用
2.本技术要求来自于2021年7月12日在韩国知识产权局提交的韩国专利申请no.10-2021-0090895的优先权，其内容通过引用整体并入本文。
技术领域
3.本发明构思的实施例涉及半导体封装，更具体地，涉及包括底部填充材料层的半导体封装。


背景技术：

4.由于对便携式电子没备的需求，不断需要安装在这些产品上的电子组件(诸如半导体芯片)的小型化和轻量化。为了使电子组件小型化和轻量化，将构成组件的多个半导体芯片集成到单个封装中的半导体封装技术以及减小要安装在其上的组件的单独尺寸的技术将是有用的。


技术实现要素：

5.本发明构思的实施例提供了一种半导体封装，其包括用于堆叠半导体芯片的底部填充材料层。
6.根据本发明构思的一个实施例，提供了一种半导体封装，包括：第一半导体芯片；第二半导体芯片，堆叠在第一半导体芯片上；底部填充材料层，介于第一半导体芯片和第二半导体芯片之间；以及第一坝体结构，设置在第一半导体芯片上。第一坝体结构沿第二半导体芯片的边缘延伸并且包括彼此间隔开且其间具有狭缝的单元坝体结构。第一坝体结构的上表面的竖直高度位于第二半导体芯片的下表面的竖直高度和第二半导体芯片的上表面的竖直高度之间。第一坝体结构的单元坝体结构在平面图中均具有矩形形状，并且第一坝体结构的第一侧壁与底部填充材料层接触并且包括与第二半导体芯片的面向第一坝体结构的第一侧壁的侧壁平行的平坦表面。
7.根据本发明构思的另一个实施例，提供了一种半导体封装，包括：第一半导体芯片；第二半导体芯片，堆叠在第一半导体芯片的上表面上；以及底部填充材料层，介于第一半导体芯片和第二半导体芯片之间，其中底部填充材料层覆盖第二半导体芯片的侧壁的至少一部分，并且包括沿与第一半导体芯片的上表面垂直的方向线形地延伸的下侧壁和与下侧壁连接的曲线上侧壁。底部填充材料层的曲线上侧壁在底部填充材料层的外部区域中界定凹口。
8.根据本发明构思的另一个实施例，提供了一种半导体封装，包括：第一半导体芯片，其包括第一半导体衬底、设置在第一半导体衬底上并且包括第一互连结构的第一半导体器件层、以及贯穿第一半导体衬底并且与第一互连结构电连接的第一贯通电极；第二半导体芯片，设置在第一半导体芯片上，其中第二半导体芯片包括第二半导体衬底、没置在第二半导体衬底上并且包括第二互连结构的第二半导体器件层、以及贯穿第二半导体衬底并
且与第二互连结构电连接的第二贯通电极；连接凸块，介于第一半导体芯片和第二半导体芯片之间；底部填充材料层，介于第一半导体芯片和第二半导体芯片之间，其中底部填充材料层围绕连接凸块的侧壁并且覆盖第二半导体芯片的侧壁的至少一部分；第一坝体结构，设置在第一半导体芯片上，其中第一坝体结构与底部填充材料层接触，沿第二半导体芯片的边缘延伸，并且包括多个狭缝和通过多个狭缝彼此间隔开的多个单元坝体结构；以及模制层，设置在第一半导体芯片上并且覆盖底部填充材料层和第一坝体结构。第一坝体结构还包括：第一侧壁，与底部填充材料层接触并且包括与第二半导体芯片的侧壁平行的平坦表面；以及上表面，位于第二半导体芯片的下表面的竖直高度和第二半导体芯片的上表面的竖直高度之间。在与第二半导体芯片的边缘平行的第一方向上相邻的单元坝体结构之间的间隔是多个单元坝体结构中的每一个在第一方向上的水平长度的约100％或更小。
附图说明
9.图1a是根据本发明构思的示例实施例的半导体封装的截面图。
10.图1b是图1a的半导体封装的平面图。
11.图1c是图1a中的部分“1c”的放大图。
12.图2a至图2g是示出根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
13.图3a是根据本发明构思的示例实施例的半导体封装的截面图。
14.图3b是图3a的半导体封装的平面图。
15.图4a是根据本发明构思的示例实施例的半导体封装的截面图。
16.图4b是图4a中的部分“4b”的放大图。
17.图5a至图5c是示出根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
18.图6是根据本发明构思的示例实施例的半导体封装的截面图。
19.图7是根据本发明构思的示例实施例的半导体封装的截面图。
20.图8是根据本发明构思的示例实施例的半导体封装的截面图。
21.图9是根据本发明构思的示例实施例的半导体封装的平面图。
22.图10a和图10b是根据本发明构思的示例实施例的半导体封装的平面图。
23.图11是根据本发明构思的示例实施例的半导体封装的截面图。
具体实施方式
24.将参考附图详细描述本发明构思的示例实施例。可以分配相同的附图标记来指代附图中的相同元件，并且可以省略对其的重复描述。
25.如本文所用，考虑所讨论的测量和与特定量的测量相关的误差(例如，测量系统的限制)，术语“约”包括所叙述的值，并且表示在由本领域普通技术人员确定的特定值的可接受偏差范围内。例如，“约”可以表示在本领域普通技术人员所理解的一个或多个标准偏差内。此外，应理解，虽然本文可能将参数描述为具有“大约”特定值，但是根据实施例，参数可以精确地是该特定值或者在测量误差内大致是该特定值，如本领域普通技术人员将理解的。
26.图1a是根据本发明构思的示例实施例的半导体封装10的截面图。图1b是图1a的半导体封装10的平面图。图1c是图1a中的部分“1c”的放大图。
27.参照图1a至图1c，在实施例中，半导体封装10包括第一半导体芯片100、堆叠在第一半导体芯片100的上表面161上的第二半导体芯片200、第三半导体芯片300、第四半导体芯片400和第五半导体芯片500。第二半导体芯片至第五半导体芯片200、300、400和500竖直堆叠在第一半导体芯片100上。第一半导体芯片100的平面面积大于第二半导体芯片200的平面面积，并且第三半导体芯片至第五半导体芯片300、400和500的平面面积基本等于第二半导体芯片200的平面面积。
28.在下文中，与第一半导体芯片100的上表面161平行的方向被称为水平方向，例如x方向和/或y方向，并且与第一半导体芯片100的上表面161垂直的方向被称为竖直方向，例如z方向。另外，水平距离或水平宽度是指水平方向上的长度，例如x方向和/或y方向，竖直高度是指竖直方向上的高度，例如z方向。
29.第一半导体芯片至第五半导体芯片100、200、300、400和500通过第二连接凸块至第五连接凸块270、370、470和570彼此电连接，或者与第一半导体芯片100电连接。此外，第一半导体芯片至第五半导体芯片100、200、300、400和500通过底部填充材料层彼此附接。
30.在本实施例中，第一半导体芯片100和第二半导体芯片200之间的底部填充材料层被称为第一底部填充材料层630，第二半导体芯片200和第三半导体芯片300之间的底部填充材料层被称为第二底部填充材料层651，第三半导体芯片300和第四半导体芯片400之间的底部填充材料层被称为第三底部填充材料层653，并且第四半导体芯片400和第五半导体芯片500之间的底部填充材料层被称为第四底部填充材料层655。第一底部填充材料层至第四底部填充材料层630、651、653和655包括相同的材料。第一底部填充材料层至第四底部填充材料层630、651、653和655包括例如非导电膜(ncf)。下面将详细描述底部填充材料层。
31.第一半导体芯片至第五半导体芯片100、200、300、400和500可以是逻辑芯片或存储器芯片。例如，第一半导体芯片至第五半导体芯片100、200、300、400和500都可以是存储器芯片。或者，第一半导体芯片至第五半导体芯片100、200、300、400和500中的一些半导体芯片可以是存储器芯片，而其他半导体芯片可以是逻辑芯片。
32.存储器芯片例如可以是诸如动态随机存取存储器(dram)或静态随机存取存储器(sram)的易失性存储器芯片、或者诸如相变ram(pram)、磁阻ram(mram)、铁电ram(feram)或电阻ram(rram)的非易失性存储器芯片，但实施例不限于这些示例。此外，逻辑芯片例如可以是微处理器、模拟设备、数字信号处理器或应用处理器，但实施例不限于这些示例。
33.在一些示例实施例中，半导体封装10是包括第一半导体芯片至第五半导体芯片100、200、300、400和500的高带宽存储器(hbm)dram半导体器件。例如，第一半导体芯片100是包括串并转换电路并控制第二半导体芯片至第五半导体芯片200、300、400和500的缓冲器芯片。第二半导体芯片至第五半导体芯片200、300、400和500是包括dram存储单元的核心芯片。在一些示例实施例中，第一半导体芯片100被称为主芯片，并且第二半导体芯片至第五半导体芯片200、300、400和500被称为从芯片。
34.尽管图1a示出了第二半导体芯片至第五半导体芯片堆叠在第一半导体芯片100上的堆叠结构，但是堆叠在第一半导体芯片100上的半导体芯片的数量不限于此。例如，两个、三个或五个或更多个半导体芯片可以堆叠在第一半导体芯片100上。
35.第一半导体芯片100包括第一半导体衬底110、第一半导体器件层120、第一贯通电极130、第一下连接焊盘142、第一上连接焊盘144和第一连接凸块170。
36.第一半导体衬底110包括彼此面对的水平上表面和水平下表面。在实施例中，第一半导体衬底110的上表面为有源表面，第一半导体衬底110的下表面为无源表面。第一半导体器件层120设置在第一半导体衬底110的下表面上。第一贯通电极130贯穿第一半导体衬底110，从第一半导体衬底110的上表面向第一半导体衬底110的下表面延伸，并且与设置在第一半导体器件层120中的第一互连结构140电连接。第一下连接焊盘142设置在第一半导体器件层120上，并且通过第一互连结构140与第一贯通电极130电连接。
37.第一半导体衬底110包括例如硅(si)。或者，在实施例中，第一半导体衬底110可以包括诸如锗(ge)之类的半导体元素或诸如碳化硅(sic)、砷化镓(gaas)、砷化铟(inas)和磷化铟(inp)之类的化合物半导体。或者，在实施例中，第一半导体衬底110具有绝缘体上硅(soi)结构。例如，第一半导体衬底110包括掩埋氧化物(box)层。第一半导体衬底110包括导电区，例如掺杂阱或掺杂结构。此外，第一半导体衬底110包括各种器件隔离结构，例如浅沟槽隔离(sti)结构。
38.第一半导体器件层120包括第一互连结构140，第一互连结构140将诸如集成电路器件、半导体器件、无源器件等的多个单独器件连接到形成在第一半导体衬底110上的其他布线。第一互连结构140包括金属互连层和过孔插塞。例如，第一互连结构140具有多层结构，其中两个或更多个金属互连层或两个或更多个过孔插塞交替堆叠。
39.第一贯通电极130从第一半导衬底110的上表面向第一半导体衬底110的下表面延伸进入第一半导体器件层120，并且与第一互连结构140电连接。第一贯通电极130的至少一部分具有柱状。
40.第一下连接焊盘142设置在第一半导体器件层120的下表面上，并且与第一半导体器件层120内的第一互连结构140电连接。第一下连接焊盘142通过第一互连结构140与第一贯通电极130电连接。第一下连接焊盘142包括铝(al)、铜(cu)、镍(ni)、钨(w)、铂(pt)或金(au)中的至少一种。
41.此外，下钝化层设置在第一半导体器件层120的下表面上，以保护第一半导体器件层120中的第一互连结构140及其下方的其他结构免受外部冲击或湿气。下钝化层暴露第一下连接焊盘142的一部分。
42.第一上连接焊盘144形成在第一半导体衬底110的上表面上并且与第一贯通电极130电连接。第一上连接焊盘144包括与第一下连接焊盘142相同的材料。此外，上钝化层在第一半导体衬底110的上表面上围绕第一贯通电极130的侧壁的一部分。
43.第一连接凸块170附接到第一下连接焊盘142上。第一连接凸块170将第一半导体芯片100电连接到半导体封装10外部的另一个衬底。通过第一连接凸块170从外部接收用于第一半导体芯片至第五半导体芯片100、200、300、400和500的操作的控制信号、电源信号或接地信号中的至少一个。通过第一连接凸块170从外部接收将要存储在第一半导体芯片至第五半导体芯片100、200、300、400和500中的数据信号。存储在第一半导体芯片至第五半导体芯片100、200、300、400和500中的数据通过第一连接凸块170传输到外部。第一连接凸块170可以是柱状结构、球状结构或焊料层，但实施例不限于此。
44.第二半导体芯片200包括具有第二互连结构240的第二半导体器件层220、设置在
第二半导体器件层220上方的第二半导体衬底210、与第二互连结构240电连接的第二贯通电极230、设置在第二半导体器件层220的下表面上的第二下连接焊盘242、设置在第二半导体衬底210的上表面上的第二上连接焊盘244、以及第二连接凸块270。第二半导体芯片200安装在第一半导体芯片100的上表面161上。第二半导体芯片200安装在第一半导体衬底110的上表面上。第二半导体芯片200通过介于第一半导体芯片100和第二半导体芯片200之间的第二连接凸块270与第一半导体芯片100电连接。
45.第三半导体芯片300包括具有第三互连结构340的第三半导体器件层320、设置在第三半导体器件层320上方的第三半导体衬底310、与第三互连结构340电连接的第三贯通电极330、设置在第三半导体器件层320的下表面上的第三下连接焊盘342、设置在第三半导体衬底310的上表面上的第三上连接焊盘344、以及第三连接凸块370。第三半导体芯片300安装在第二半导体芯片200的上表面261上。第三半导体芯片300通过介于第二半导体芯片200和第三半导体芯片300之间的第三连接凸块370与第二半导体芯片200电连接。
46.第四半导体芯片400包括具有第四互连结构440的第四半导体器件层420、设置在第四半导体器件层420上方的第四半导体衬底410、与第四互连结构440电连接的第四贯通电极430、设置在第四半导体器件层420的下表面上的第四下连接焊盘442、设置在第四半导体衬底410的上表面上的第四上连接焊盘444、以及第四连接凸块470。第四半导体芯片400安装在第三半导体芯片300的上表面上。第四半导体芯片400通过介于第三半导体芯片300和第四半导体芯片400之间的第四连接凸块470与第三半导体芯片300电连接。
47.第五半导体芯片500包括具有第五互连结构540的第五半导体器件层520、设置在第五半导体器件层520上方的第五半导体衬底510、设置在第五半导体器件层520的下表面上的第五下连接焊盘542、以及第五连接凸块570。第五半导体芯片500安装在第四半导体芯片400的上表面上。第五半导体芯片500通过介于第四半导体芯片400和第五半导体芯片500之间的第五连接凸块570与第四半导体芯片400电连接。与第一半导体芯片至第四半导体芯片100、200、300和400不同，第五半导体芯片500不包括贯通电极和上连接焊盘。
48.由于第二半导体芯片至第五半导体芯片200、300、400和500具有与第一半导体芯片100相同或相似的技术特性，因此在一定程度上省略这些元件的详细描述，可以假设这些元件的描述至少类似于第一半导体芯片100的对应描述。
49.第一底部填充材料层630形成在第一半导体芯片100和第二半导体芯片200之间。第一底部填充材料层630填充在第一半导体芯片100和第二半导体芯片200之间并且围绕第二连接凸块270的侧壁。第一底部填充材料层630从第二半导体芯片200的侧壁265横向地(即在水平方向上)突出，并且覆盖第二半导体芯片200的侧壁265的至少一部分。
50.第二底部填充材料层651介于第二半导体芯片200的上表面261和第三半导体芯片300的下表面之间，第三底部填充材料层653介于第三半导体芯片300和第四半导体芯片400之间，并且第四底部填充材料层655介于第四半导体芯片400和第五半导体芯片500之间。第二底部填充材料层651从第二半导体芯片200和第三半导体芯片300的侧壁横向地(即在水平方向上)突出，并且覆盖第二半导体芯片200的侧壁265的一部分和第三半导体芯片300的侧壁的一部分。第三底部填充材料层653从第三半导体芯片300和第四半导体芯片400的侧壁横向地(即在水平方向上)突出，并且覆盖第三半导体芯片300的侧壁的一部分和第四半导体芯片400的侧壁的一部分。第四底部填充材料层655从第四半导体芯片400和第五半导
体芯片500的侧壁横向地(即在水平方向上)突出，并且覆盖第四半导体芯片400的侧壁的一部分和第五半导体芯片500的侧壁的一部分。
51.第一底部填充材料层至第四底部填充材料层630、651、653和655包括粘合树脂和助焊剂。粘合树脂可以是例如热固性树脂。当对粘合树脂施加热量或压力时，粘合树脂从凝胶态变为液态，然后固化。一般而言，在制造半导体封装10的工艺中，底部填充材料层的侧壁包括弯曲表面。助焊剂用于在制造半导体封装10的工艺中焊接半导体芯片之间的电接合。助焊剂增加了焊料的铺展性和润湿性，并且助焊剂可以预先施加到要焊接的区域上，或者可以并入到底部填充材料层中。助焊剂可以分为树脂基助焊剂、有机基助焊剂或无机基助焊剂，并且树脂基助焊剂常用于电子设备中。
52.半导体封装10包括设置在第一半导体芯片100的上表面161上的第一坝体结构610。第一坝体结构610围绕第二半导体芯片200。也就是说，第一坝体结构610与第二半导体芯片200的边缘横向地或水平地间隔开。第一坝体结构610沿第二半导体芯片200的边缘延伸，并且与第二半导体芯片200间隔开第一水平距离d1。
53.第一坝体结构610包括多个狭缝615、以及由狭缝615间隔开并沿第二半导体芯片200的边缘线形地延伸的多个条形或线形单元坝体结构。狭缝615至少部分地沿竖直方向(例如z方向)穿过第一坝体结构610。多个单元坝体结构通过狭缝615彼此间隔开。
54.在平面图中，第一坝体结构610沿围绕第二半导体芯片200的假想线延伸。例如，如果第二半导体芯片200在平面图中具有包括第一边缘至第四边缘271、272、273和274的矩形形状，则第一坝体结构610在平面图中沿围绕第二半导体芯片200的假想矩形线延伸。例如，第一坝体结构610包括在与第二半导体芯片200的第一边缘271和第二半导体芯片200的第二边缘272平行的方向(例如y方向)上设置的单元坝体结构、以及在与第二半导体芯片200的第三边缘273和第二半导体芯片200的第四边缘274平行的方向(例如x方向)上设置的单元坝体结构。第一坝体结构610在第一底部填充材料层630的底部填充形成工艺期间阻止从第一半导体芯片100的中心流到边缘的底部填充材料的流动，从而控制第一底部填充材料层630的最终形状并且界定第一底部填充材料层630的形成区域。第一底部填充材料层630从第二半导体芯片200的侧壁265沿水平方向向外突出，并且形成在设置第一坝体结构610所围绕的假想矩形线内。
55.由于第一底部填充材料层630的形成区域由第一坝体结构610界定，所以第一底部填充材料层630从第二半导体芯片200的侧壁265突出，并因此，水平方向上的长度小于或等于第一坝体结构610与第二半导体芯片200之间的第一水平距离d1。在示例实施例中，第一坝体结构610与第二半导体芯片200之间的第一水平距离d1在第二半导体芯片200的边缘与第一半导体芯片100的边缘之间的第二水平距离d2的约30％至约70％之间。
56.在示例实施例中，第一坝体结构610覆盖第二半导体芯片200的每一个边缘的至少约50％或更多。例如，令第二半导体芯片200的一个边缘的第一长度为275，则第一坝体结构610的沿第二半导体芯片200的该一个边缘延伸的长度625在第二半导体芯片200的该一个边缘的第一长度275的约50％至约90％之间。
57.第一坝体结构610包括与第一底部填充材料层630接触的第一侧壁611。第一坝体结构610的第一侧壁611面向第二半导体芯片200，并且可以被称为第一坝体结构610的内壁。第一坝体结构610的第一侧壁611至少部分地被第一底部填充材料层630覆盖。在示例实
施例中，第一坝体结构610的第一侧壁611被第一底部填充材料层630完全覆盖。
58.第一坝体结构610的第一侧壁611面向第二半导体芯片200的侧壁265，并且包括与第二半导体芯片200的侧壁265平行的平坦表面。因为第一底部填充材料层630的下侧壁631的形状由与下侧壁631接触的第一侧壁611的形状确定，所以第一底部填充材料层630的下侧壁631具有平面形状。
59.在示例实施例中，第一坝体结构610的单元坝体结构平行于第二半导体芯片200的边缘延伸。在示例实施例中，第一坝体结构610的每一个单元坝体结构在平面图中具有矩形的水平截面。
60.第一坝体结构610的每一个单元坝体结构在与第二半导体芯片200的面向该单元坝体结构的边缘平行的方向上具有第一水平宽度621。在示例实施例中，第一坝体结构610的每一个单元坝体结构的第一水平宽度621在约30μm至约150μm之间，或在约60μm至约100μm之间。
61.在示例实施例中，相邻单元坝体结构之间的间隔623(即，相邻单元坝体结构之间的狭缝615的宽度)为单元坝体结构的水平宽度621的约100％或更小。也就是说，相邻单元坝体结构之间的间隔623(即，相邻单元坝体结构之间的狭缝615的宽度)等于或小于单元坝体结构的水平宽度621。在示例实施例中，相邻单元坝体结构之间的间隔623约为60μm或更小、约为40μm或更小、或约为20μm或更小。在示例实施例中，相邻单元坝体结构之间的间隔623约为2μm或更大。由于第一坝体结构610的相邻单元坝体结构之间的狭缝615的宽度以及第一底部填充材料层630的底部填充材料的粘性，底部填充材料不渗入第一坝体结构610的狭缝615中，并且第一底部填充材料层630的下侧壁631形成为具有与第一坝体结构610的平坦的第一侧壁611相对应的平面形状。当第一坝体结构610的单元坝体结构之间的间隔623过大时，第一底部填充材料层630的底部填充材料渗入单元坝体结构之间的间隙中，因此，第一底部填充材料层630形成有不平坦的侧壁。
62.当控制第一底部填充材料层630的流动的坝体具有围绕第二半导体芯片200的一体环形或者具有以与第二半导体芯片200的一个边缘的长度相似的尺寸连续延伸的结构时，在形成第一底部填充材料层630的工艺中由于底部填充材料的收缩而产生的应力会导致坝体的塌陷和损坏。然而，根据本发明构思的示例实施例，因为第一坝体结构610包括由狭缝间隔开并沿第二半导体芯片200的每一个边缘设置的数百个单元坝体结构，所以在形成第一底部填充材料层630的工艺中可以防止由于底部填充材料的收缩而对第一坝体结构610的损坏，并且可以使用第一坝体结构610控制和再现第一底部填充材料层630的形状。
63.在示例实施例中，第一坝体结构610包括金属。例如，第一坝体结构610包括诸如铜(cu)、铝(al)或钨(w)的金属。当第一坝体结构610包括金属时，第一坝体结构610是不与第一半导体芯片100的电路和第二半导体芯片200的电路电连接的虚设金属图案。
64.在其他示例实施例中，第一坝体结构610包括聚合物。例如，第一坝体结构610包括光刻胶材料。
65.在示例实施例中，第一坝体结构610的上表面613的竖直高度lv1位于第二半导体芯片200的上表面261的竖直高度lv2与第二半导体芯片200的下表面263的竖直高度lv3之间。第一坝体结构610的上表面613与第一半导体芯片100的上表面161之间的竖直距离小于第二半导体芯片200的上表面261与第一半导体芯片100的上表面161之间的竖直距离，并且
大于第二半导体芯片200的下表面263与第一半导体芯片100的上表面161之间的竖直距离。当第一坝体结构610的上表面613的竖直高度lv1高于第二半导体芯片200的上表面261的竖直高度lv2时，在将第二半导体芯片200堆叠在第一半导体芯片100上的热压底部填充工艺期间，可能在接合头(参见图2c的bh)与第一坝体结构610之间发生物理干扰。当第一坝体结构610的上表面613的竖直高度lv1低于第二半导体芯片200的下表面263的竖直高度lv3时，在形成第一底部填充材料层630的底部填充工艺期间，第一底部填充材料层630可能溢出超过第一坝体结构610。
66.半导体封装10包括设置在第一半导体芯片100的上表面161上并且覆盖第二半导体芯片至第五半导体芯片200、300、400和500的模制层670。模制层670围绕第二半导体芯片至第五半导体芯片200、300、400和500。具体地，模制层670围绕第二半导体芯片至第五半导体芯片200、300、400和500的侧壁，并且围绕第一底部填充材料层至第四底部填充材料层630、651、653和655。此外，模制层670覆盖第一坝体结构610的上表面613和外壁。在示例实施例中，模制层670覆盖第五半导体芯片500的上表面。在其他示例实施例中，模制层670暴露第五半导体芯片500的上表面。模制层670包括例如环氧树脂模塑料(emc)。
67.除了小型化和轻量化之外，用于电子产品中的半导体封装10还需要高性能和大容量。
68.为了使堆叠有半导体芯片的半导体封装10小型化和轻量化，半导体芯片的厚度在结构上减小。因此，在堆叠半导体芯片的工艺中，将底部填充材料层用作半导体芯片之间的层间接合材料，这可以均匀地接合半导体芯片，接合精细尺寸的连接凸块，并提高焊料润湿性、电气可靠性、结构可靠性等。
69.当第一底部填充材料层630的形状不均匀或第一底部填充材料层630的从第二半导体芯片200突出的尺寸不均匀时，由于第一底部填充材料层630与半导体封装10中的其他组件之间的热膨胀系数的不匹配而产生的翘曲可能是不可控的。然而，根据本发明构思的示例实施例，因为第一底部填充材料层630的形状由第一坝体结构610均匀地控制，所以有效地控制了由于热膨胀系数的不匹配而产生的翘曲。
70.图2a至图2g是示出根据本发明构思的示例实施例的制造半导体封装10的方法的截面图。在下文中，将参考图2a至图2g描述参考图1a至图1c描述的半导体封装10的制造方法。
71.参照图2a，在实施例中，制备包括彼此分离的多个第一半导体芯片100的半导体晶片100w。
72.半导体晶片100w包括第一半导体衬底110、第一半导体器件层120和第一贯通电极130。第一半导体衬底110包括彼此面对的下表面112和上表面114。第一半导体器件层120形成在第一半导体衬底110的有源表面上，即第一半导体衬底110的下表面112上，并且包括设置在其中的第一互连结构140。第一贯通电极130贯穿第一半导体衬底110的至少一部分，并且与第一半导体器件层120中的第一互连结构140连接。
73.与第一贯通电极130电连接的第一连接焊盘142和第一连接凸块170形成在第一半导体衬底110的下表面112上。第一连接凸块170具有凸形。通过在第一半导体衬底110的下表面112上沉积金属层，然后对该金属层进行图案化来形成第一连接焊盘142。
74.为了形成第一连接凸块170，包括暴露第一连接焊盘142的一部分的开口的掩模图
案形成在第一半导体器件层120上，并且构成第一连接凸块170的导电材料层形成在第一连接焊盘142的暴露部分上。第一连接凸块170的导电材料层包括通过电镀工艺依次形成的柱状结构和焊料层。去除掩模图案，并执行形成第一连接凸块170的回流工艺。
75.选择性地形成覆盖第一半导体衬底110的无源表面(即，第一半导体衬底110的上表面114)的上钝化层，并且在该上钝化层上形成与第一贯通电极130电连接的第一上连接焊盘144。上钝化层形成为暴露第一贯通电极130。上钝化层包括例如绝缘聚合物材料。
76.参照图2b，在实施例中，在半导体晶片100w上形成第一坝体结构610。第一坝体结构610在半导体晶片100w上沿假想矩形线延伸，并界定芯片安装区。
77.在形成第一坝体结构610之后，制备附着有底部填充材料630f的第二半导体芯片200，并且将第二半导体芯片200安装在半导体晶片100w上。每一个第二半导体芯片200安装在由第一坝体结构610界定的芯片安装区中。底部填充材料630f介于半导体晶片100w和第二半导体芯片200之间。第二半导体芯片200的第二连接凸块270与半导体晶片100w的第一上连接焊盘144竖直对齐。
78.参照图2c，在实施例中，在接合头bh与第二半导体芯片200之间插入用于热压底部填充工艺的接合箔bf，并且通过使用接合头bh对图2c中左侧的第二半导体芯片200施加热量和压力。接合头bh下部的平面面积大于第二半导体芯片200的平面面积。例如，接合头bh的下表面完全覆盖第二半导体芯片200的上表面261。接合箔bf防止在接合头bh的下表面上发生污染。接合箔bf被设计成从第一辊作为卷供应并且在热压接合之后在第二辊中卷回成卷。这样，可以连续供应接合箔bf，并且接合箔bf可以在热压接合期间保持绷紧。
79.当通过接合头bh向第二半导体芯片200施加热量和压力时，底部填充材料630f变成液相并沿第二半导体芯片200的周边方向流动。在这种情况下，第一坝体结构610阻止沿第二半导体芯片200的周边方向流动的底部填充材料630f的流动。液体底部填充材料630f被固化以形成第一底部填充材料层630。第一底部填充材料层630形成在由第一坝体结构610围绕的区域中。
80.参照图2d，在实施例中，在图2d中右侧的第二半导体芯片200与接合头bh之间插入接合箔bf，并且通过接合头bh对该第二半导体芯片200施加热量和压力。在第二半导体芯片200的热压底部填充工艺期间，防止液体底部填充材料630f溢出到第一坝体结构610之外的周围区域并流向另一个第二半导体芯片200。因此，在第二半导体芯片200的热压底部填充工艺中，防止了由于底部填充材料630f在热压底部填充工艺中溢出而导致的后果。
81.参照图2e，在实施例中，在安装在半导体晶片100w上的每一个第二半导体芯片200上依次堆叠第三半导体芯片300、第四半导体芯片400和第五半导体芯片500。将构成第二底部填充材料层651的底部填充构件所附着到的第三半导体芯片300设置在第二半导体芯片200上，并且在其上执行热压底部填充工艺，使得第三半导体芯片300堆叠在第二半导体芯片200上。通过与将第三半导体芯片300堆叠在第二半导体芯片200上的工艺基本相同的工艺，将第四半导体芯片400堆叠在第三半导体芯片300上，并且将第五半导体芯片500堆叠在第四半导体芯片400上。
82.参照图2f，在实施例中，在半导体晶片100w上形成覆盖第二半导体芯片至第五半导体芯片200、300、400和500的模制层670。模制层670形成为覆盖第二半导体芯片至第五半导体芯片200、300、400和500的侧壁以及第五半导体芯片500的上表面。此外，模制层670形
成为覆盖第一底部填充材料层至第四底部填充材料层630、651、653和655，并且覆盖第一坝体结构610。
83.参照图2g，在实施例中，沿切割线dl执行切割工艺以将图2f的结果分成多个图1a的半导体封装10，每一个半导体封装包括第一半导体芯片至第五半导体芯片100、200、300、400和500。
84.图3a是根据本发明构思的示例实施例的半导体封装10a的截面图。图3b是图3a的半导体封装10a的平面图。在下文中，将集中描述图3a和图3b所示的半导体封装10a与参考图1a至图1c描述的半导体封装10的不同之处。
85.参照图3a和图3b，在实施例中，半导体封装10a包括第一半导体芯片至第五半导体芯片100、200、300、400和500、第一底部填充材料层至第四底部填充材料层630、651、653和655、以及模制层670。除了图3a和图3b的半导体封装10a不包括图1a的第一坝体结构610之外，图3a和图3b的半导体封装10a与参考图1a至图1c描述的半导体封装10基本相同或相似。
86.例如，为了制造半导体封装10a，如参考图2d所述，通过使用第一底部填充材料层630将多个第二半导体芯片200堆叠在半导体晶片100w上，并且去除第一坝体结构610。第一坝体结构610包括诸如光刻胶的聚合物，并且在完成形成第一底部填充材料层630的热压底部填充工艺之后通过剥离工艺被去除。在去除第一坝体结构610之后，通过在第二半导体芯片200上依次堆叠第三半导体芯片至第五半导体芯片300、400和500，形成模制层670并执行切割工艺来制造图3a和图3b所示的半导体封装10a。第三半导体芯片至第五半导体芯片300、400和500在第二半导体芯片200上的堆叠与参考图2e描述的芯片堆叠基本相同，模制层670的形成与参考图2f描述的模制层670的形成方法基本相同，并且切割工艺与参考图2g描述的切割工艺基本相同。
87.在制造图3a和图3b所示的半导体封装10a的工艺中，通过去除第一坝体结构610而暴露的第一底部填充材料层630的下侧壁631包括平坦表面并且被模制层670覆盖。在截面图中，第一底部填充材料层630的下侧壁631具有垂直于第一半导体芯片100的上表面161并且平行于第二半导体芯片200的边缘延伸的轮廓。
88.图4a是根据本发明构思的示例实施例的半导体封装10b的截面图。图4b是图4a中的部分“4b”的放大图。在下文中，将集中描述图4a和图4b所示的半导体封装10b与参考图1a至图1c描述的半导体封装10的不同之处。
89.参照图4a和图4b，在实施例中，半导体封装10b包括第一半导体芯片至第五半导体芯片100、200、300、400和500、第一底部填充材料层至第四底部填充材料层630、651、653和655、第一坝体结构610和模制层670。
90.第一底部填充材料层630包括下侧壁631和与下侧壁631连接的上侧壁633。如图4a和图4b所示，第一底部填充材料层630的下侧壁631沿第一坝体结构610的第一侧壁611从第一侧壁611的下端延伸到上端，并且第一底部填充材料层630的上侧壁633与下侧壁631的上端连接。第一底部填充材料层630的下侧壁631与第一坝体结构610的第一侧壁611接触，并且第一底部填充材料层630的上侧壁633与模制层670接触。
91.第一底部填充材料层630的下侧壁631是沿第一坝体结构610的第一侧壁611延伸的线形侧壁。例如，第一底部填充材料层630的下侧壁631具有从第一半导体芯片100的上表面161沿竖直方向(诸如z方向)延伸的轮廓。
92.第一底部填充材料层630的上侧壁633包括弯曲表面。第一底部填充材料层630的上侧壁633包括凹形的曲线侧壁。第一底部填充材料层630的上侧壁633与第一坝体结构610的上表面613连续地连接。在上侧壁633与第一坝体结构610的上表面613之间的边界处，上侧壁633的坡度等于第一坝体结构610的上表面613的坡度。
93.第一底部填充材料层630包括由凹形的上侧壁633形成的凹口635。第一底部填充材料层630的凹口635沿第二半导体芯片200的边缘在水平方向上连续且线形地延伸或在平面图中沿第一坝体结构610的延伸方向连续且线形地延伸。在示例实施例中，第一底部填充材料层630的凹口635沿第二半导体芯片200边缘的长度在第二半导体芯片200边缘长度的约50％至约90％之间。在示例实施例中，第一底部填充材料层630的凹口635具有矩形环形状，该矩形环形状沿第二半导体芯片200的边缘连续地延伸以在平面图中围绕第二半导体芯片200的边缘。
94.图5a至图5c是示出根据本发明构思的示例实施例的制造半导体封装10b的方法的截面图。在下文中，将参考图5a至图5c描述制造参考图4a和图4b描述的半导体封装10b的方法。
95.参照图5a，在实施例中，第一底部填充材料层630填充半导体晶片100w与第二半导体芯片200之间的间隙，沿第二半导体芯片200的横向、水平方向进一步延伸，并且覆盖第一坝体结构610的第一侧壁611和上表面613。
96.更具体地，与参考图2b至图2d描述的类似，图5a所示的结构通过以下操作形成：在半导体晶片100w上依次形成第一坝体结构610，将第二半导体芯片200安装在第一坝体结构610中界定的芯片安装区中，并且通过对半导体晶片100w和第二半导体芯片200之间的底部填充材料630f施加热量和压力来形成第一底部填充材料层630。在一些示例实施例中，通过适当地调整底部填充材料630f的体积，第一底部填充材料层630形成为覆盖第一坝体结构610的上表面613的至少一部分。
97.参照图5b，在实施例中，切割刀片bl用于去除第一底部填充材料层630的与第一坝体结构610相邻的外部区域的一部分并去除第一坝体结构610的一部分。切割刀片bl在沿每一个第二半导体芯片200的边缘移动的同时去除第一底部填充材料层630的一部分和第一坝体结构610的一部分。
98.参照图5b和图5c，在实施例中，作为使用切割刀片bl的切割工艺的结果，第一底部填充材料层630的图4b的上侧壁633和第一坝体结构610的上表面613是被切割刀片bl切割的表面，并且连续地连接。此外，通过切割工艺形成的第一底部填充材料层630的上侧壁633被形成为具有凹形轮廓，并且在第一底部填充材料层630的外部区域中形成了凹口635。
99.通过在第二半导体芯片200上依次堆叠第三半导体芯片至第五半导体芯片300、400和500，形成模制层670并执行切割工艺来制造图4a和图4b所示的半导体封装10b。
100.图6是根据本发明构思的示例实施例的半导体封装10c的截面图。在下文中，将集中描述图6所示的半导体封装10c与参照图4a和图4b描述的半导体封装10b的不同之处。
101.参照图6，在实施例中，半导体封装10c包括第一半导体芯片至第五半导体芯片100、200、300、400和500、第一底部填充材料层至第四底部填充材料层630、651、653和655、以及模制层670。除了图6的半导体封装10c不包括图4a的第一坝体结构610之外，图6的半导体封装10c与参考图4a和图4b描述的半导体封装10b基本相同或相似。
102.例如，为了制造半导体封装10c，通过从与图5c的结果对应的结构依次去除第一坝体结构610，在第二半导体芯片200上堆叠第三半导体芯片至第五半导体芯片300、400和500，形成模制层670并执行切割工艺来制造图6所示的半导体封装10c。第一坝体结构610包括诸如光刻胶材料的聚合物，并且在完成形成第一底部填充材料层630的热压底部填充工艺之后，通过剥离工艺去除第一坝体结构610。
103.在制造图6所示的半导体封装10c的工艺中，通过去除第一坝体结构610而暴露的第一底部填充材料层630的下侧壁631包括平坦表面并且被模制层670覆盖。在截面图中，第一底部填充材料层630的下侧壁631具有垂直于第一半导体芯片100的上表面161并且平行于第二半导体芯片200的边缘延伸的轮廓。
104.图7是根据本发明构思的示例实施例的半导体封装10d的截面图。在下文中，将集中描述图7所示的半导体封装10d与参考图1a至图1c描述的半导体封装10的不同之处。
105.参照图7，在实施例中，半导体封装10d包括第一半导体芯片至第五半导体芯片100、200、300、400和500、第一底部填充材料层至第四底部填充材料层630、651、653和655、第一坝体结构610和模制层670。除了第一坝体结构610远离第二半导体芯片200横向地或水平地延伸，使得第一坝体结构610的外壁通过模制层670的侧壁而暴露之外，图7的半导体封装10d与参考图1a至图1c描述的半导体封装10基本相同或相似。
106.更具体地说，第一坝体结构610的外壁通过模制层670的侧壁而暴露，并且与模制层670的侧壁共面。此外，第一坝体结构610的外壁、模制层670的侧壁和第一半导体芯片100的侧壁彼此共面。
107.例如，为了制造半导体封装10d，在参考图2g描述的切割工艺中，通过切割刀片将第一坝体结构610的外壁、模制层670的侧壁和第一半导体芯片100的侧壁沿切割线dl一起切割。在实施例中，第一坝体结构610从第一底部填充材料层630延伸到相邻的第一底部填充材料层630。第一坝体结构610的外壁、模制层670的侧壁和第一半导体芯片100的侧壁在切割工艺中被一起切割以形成共面表面。
108.图8是根据本发明构思的示例实施例的半导体封装10e的截面图。在下文中，将集中描述图8所示的半导体封装10e与参考图1a至图1c描述的半导体封装10的不同之处。
109.参照图8，在实施例中，半导体封装10e包括第一半导体芯片至第五半导体芯片100、200、300、400和500、第一底部填充材料层至第四底部填充材料层630、651、653和655、第一坝体结构610和模制层670。除了第一半导体芯片100还包括被第一底部填充材料层630填充的沟槽191之外，图8的半导体封装10e与参考图1a至图1c描述的半导体封装10基本相同或相似。
110.第一半导体芯片100的沟槽191形成在第一半导体芯片100的上侧，并且形成在第一坝体结构610的第一侧壁611和第二半导体芯片200的侧壁265之间。在形成第一底部填充材料层630的工艺中，构成第一底部填充材料层630的底部填充材料填充与第一坝体结构610相邻的第一半导体芯片100的沟槽191。
111.在示例实施例中，沟槽191在平面图中具有连续地延伸以围绕第二半导体芯片200的边缘的环形。在其他示例实施例中，第一半导体芯片100包括沿第二半导体芯片200的边缘彼此横向或水平间隔开的多个沟槽191。
112.图9是根据本发明构思的示例实施例的半导体封装的平面图。图9示出了包括在半
导体封装中的第一半导体芯片100、第二半导体芯片200、第一底部填充材料层630和第一坝体结构610a。在下文中，将集中描述图9所示的半导体封装与参考图1a至图1c描述的半导体封装10的不同之处。
113.参照图9，在实施例中，第一坝体结构610a包括具有第一水平长度的第一单元坝体结构617和具有不同于第一水平长度的第二水平长度的第二单元坝体结构619。第一单元坝体结构617在与第二半导体芯片200的面向第一单元坝体结构617的边缘平行的方向上具有第一水平长度，并且第二单元坝体结构619在与第二半导体芯片200的面向第二单元坝体结构619的边缘平行的方向上具有大于第一水平长度的第二水平长度。例如，第二单元坝体结构619比第一单元坝体结构617长，第一单元坝体结构617比第二单元坝体结构619短。
114.例如，第一坝体结构610a包括至少一个第一单元坝体结构617和至少一个第二单元坝体结构619的组合。在示例实施例中，较长的第二单元坝体结构619设置在第二半导体芯片200的边缘的中心区域中，而较短的第一单元坝体结构617没置在第二半导体芯片200的与拐角相邻的区域中，其中第二半导体芯片的两个边缘在该拐角处相交。
115.由于较长的第二单元坝体结构619设置在第二半导体芯片200的边缘的中心区域中，所以在形成第一底部填充材料层630的工艺中，第一坝体结构610a有效地防止高流动性的底部填充材料绕第二半导体芯片200的边缘中心流动。
116.图10a和图10b是根据本发明构思的示例实施例的半导体封装的平面图；图10a和图10b示出了包括在半导体封装中的第一半导体芯片100、第二半导体芯片200、第一底部填充材料层630、第一坝体结构610和第二坝体结构640(640a)。在下文中，将集中描述图10a和图10b所示的半导体封装与参考图1a至图1c描述的半导体封装10的不同之处。
117.参照图10a，在实施例中，第二坝体结构640设置在第一半导体芯片100上，并且与第二半导体芯片200的边缘间隔开，其中第一坝体结构610位于其间。例如，当第一坝体结构610与第二半导体芯片200的边缘间隔开第一水平距离时，第二坝体结构640与第二半导体芯片200的边缘间隔开第二水平距离，该第二水平距离大于第一水平距离。
118.第二坝体结构640在平面图中包括沿第二半导体芯片200的边缘线形地延伸的多个条形或线形单元坝体结构。该多个单元坝体结构在其间具有狭缝的情况下彼此间隔开。在平面图中，第二坝体结构640的单元坝体结构沿围绕第二半导体芯片200的假想线设置。在形成第一底部填充材料层630的工艺中，第二坝体结构640防止已经溢出第一坝体结构610的底部填充材料流到第一半导体芯片100的边缘。
119.参照图10b，在实施例中，第二坝体结构640a设置在第一半导体芯片100上，在第一坝体结构610位于其间的情况下与第二半导体芯片200的边缘横向或水平地间隔开，并且在平面图中具有围绕第二半导体芯片200的边缘的一体环形。在形成第一底部填充材料层630的工艺中，第二坝体结构640a防止已经溢出第一坝体结构610的底部填充材料流到第一半导体芯片100的边缘。因为底部填充材料的大部分流动被第一坝体结构610阻挡，所以即使当第二坝体结构640a具有一体环形时，由于底部填充材料收缩时施加的应力对第二坝体结构640a的损坏也被最小化。
120.图11是根据本发明构思的示例实施例的半导体封装1000的截面图。
121.参照图11，在实施例中，半导体封装1000包括其上安装有中介层1500的主板1600、接合到中介层1500的至少一个子半导体封装10、以及半导体芯片1400。图11示出了与参考
图1a至图1c描述的半导体封装10相对应的示例性子半导体封装10。然而，实施例不限于此，子半导体封装可以是参考图3a和图3b描述的半导体封装10a、参考图4a和图4b描述的半导体封装10b、参考图6至图8描述的半导体封装10c、10d和10e、或者参考图9、图10a和图10b描述的半导体封装。在下文中，将一起参考图1a至图1c描述子半导体封装10。此外，半导体封装1000可以被称为系统。
122.子半导体封装10通过多个第一连接凸块170接合到中介层1500。第一连接凸块170向子半导体封装10提供用于子半导体封装10的信号、电源和接地中的至少一个。
123.尽管图11示出了半导体封装1000包括两个子半导体封装10，但是本发明构思的实施例不限于此。例如，在其他实施例中，半导体封装1000包括一个子半导体封装10或三个或更多个子半导体封装10。
124.半导体芯片1400包括其中半导体器件形成在有源表面上的半导体衬底1410、以及多个连接焊盘1420。在示例实施例中，连接焊盘1420均包括铝、铜或镍中的至少一种。半导体芯片1400通过多个连接凸块1460接合到中介层1500。连接凸块1460接合到连接焊盘1420。半导体芯片1400可以是例如中央处理单元(cpu)芯片、图形处理单元(gpu)芯片或应用处理器(ap)芯片，但实施例不限于此。因为半导体衬底1410是与图1a所示的第一半导体衬底110基本相似的组件，并且连接凸块1460是类似于第一连接凸块170的组件，所以在一定程度上省略了对这些元件的详细描述，可以假设这些元件的描述至少类似于对应元件的对应描述。
125.中介层1500包括基层1510、分别设置在基层1510的上表面和下表面上的多个第一上表面焊盘1522和多个第一下表面焊盘1524、以及通过基层1510将第一上表面焊盘1522电连接到第一下表面焊盘1524的多个第一布线路径1530。基层1510可以包括半导体、玻璃、陶瓷或塑料。例如，基层1510包括硅。第一布线路径1530与基层1510的上表面和/或下表面上的第一上表面焊盘1522和/或第一下表面焊盘1524连接，和/或与基层1510中的将第一上表面焊盘1522电连接到第一下表面焊盘1524的内部贯通电极连接。将子半导体封装10电连接到中介层1500的第一连接凸块170和将半导体芯片1400电连接到中介层1500的连接凸块1460与第一上表面焊盘1522连接。
126.第一底部填充层1820介于子半导体封装10和中介层1500之间，并且第二底部填充层1480介于半导体芯片1400和中介层1500之间。第一底部填充层1820围绕第一连接凸块170，第二底部填充层1480围绕连接凸块1460。
127.半导体封装1000还包括中介层1500上的封装模制层1900，其围绕子半导体封装10和半导体芯片1400的侧壁。封装模制层1900包括例如emc。在示例实施例中，封装模制层1900覆盖子半导体封装10和半导体芯片1400的上表面。在其他示例实施例中，封装模制层1900不覆盖子半导体封装10和半导体芯片1400的上表面。在其他示例实施例中，在其间具有热界面材料(tim)的情况下将散热构件接合到子半导体封装10和半导体芯片1400上。
128.多个板连接端子1540接合在第一下表面焊盘1524上。板连接端子1540将中介层1500电连接到主板1600。
129.主板1600包括基板层1610、分别设置在基板层1610的上表面和下表面上的多个第二上表面焊盘1622和多个第二下表面焊盘1624、以及通过基板层1610将第二上表面焊盘1622电连接到第二下表面焊盘1624的多个第二布线路径1630。
130.在示例实施例中，主板1600是印刷电路板。例如，主板1600是多层印刷电路板。基板层1610包括酚醛树脂、环氧树脂或聚酰亚胺中的至少一种。
131.暴露第二上表面焊盘1622和第二下表面焊盘1624的阻焊层分别形成在基板层1610的上表面和下表面上。板连接端子1540与第二上表面焊盘1622连接，并且多个外部连接端子1640与第二下表面焊盘1624连接。板连接端子1540将第一下表面焊盘1524电连接到第二上表面焊盘1622。外部连接端子1640将半导体封装1000连接到外部。
132.在其他示例实施例中，半导体封装1000不包括主板1600，并且中介层1500的板连接端子1540用作外部连接端子1640。
133.尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。