时钟生成电路和使用时钟生成电路的半导体系统的制作方法

时钟生成电路和使用时钟生成电路的半导体系统
1.相关申请的交叉引用
2.本技术要求在韩国知识产权局在2021年6月24日提交的申请号为10-2021-0082022的韩国专利申请的优先权，该申请通过引用被整体合并于此。
技术领域
3.各个实施例总体上涉及集成电路技术，并且更具体地涉及时钟生成电路以及使用时钟生成电路的半导体系统。


背景技术：

4.电子设备包括许多电子元件，并且计算机系统可以包括各自包括半导体的许多半导体装置。包括计算机系统的半导体装置可以通过发送和接收时钟信号和数据而与彼此进行通信。同步于时钟信号，半导体装置可以发送或接收数据。半导体装置可以向和/或从外部装置(即，另一个半导体装置)发送和/或接收系统时钟信号。同步于系统时钟信号，半导体装置可以发送和接收数据。每一个半导体装置可以包括：时钟缓冲器；和/或，接收器；以及内部电路；该接收器接收系统时钟信号并且可以向与数据输入/输出操作有关的内部电路提供所接收的系统时钟信号，该内部电路被配置为同步于时钟信号进行操作。由于每一个半导体装置内的内部延迟时间，所以在向内部电路提供的系统时钟信号和时钟信号之间可以出现相位差。因此，为了补偿这种相位差，每一个半导体装置被提供有时钟生成电路。时钟生成电路可以设有能够以数字和/或模拟方式受控的可变延迟线，以从系统时钟信号生成内部时钟信号。随着半导体装置的制造变得更微小，半导体器件之间的局部变化变得更大。局部变化可以造成可变延迟线的延迟量的改变以及由时钟生成电路生成的内部时钟信号的相位和占空比的改变。


技术实现要素：

5.根据实施例，时钟生成电路可以包括第一延迟线、第二延迟线、被选相位混合电路以及延迟控制电路。第一延迟线可以被配置为基于延迟控制信号来延迟输入时钟信号，以生成第一延迟时钟信号。第二延迟线可以被配置为基于延迟控制信号来延迟输入时钟信号，以生成第二延迟时钟信号。被选相位混合电路可以被配置为基于第一选择信号和第二选择信号来从第一延迟时钟信号和第二延迟时钟信号之中的至少一个生成输出时钟信号。延迟控制电路可以被配置为监测第一延迟时钟信号和第二延迟时钟信号各自的占空比以生成第一选择信号和第二选择信号，并且被配置为基于对占空比的监测的结果来生成延迟控制信号。
6.根据实施例，时钟生成电路可以包括第一延迟线、第二延迟线、第三延迟线、第四延迟线、被选相位混合电路以及延迟控制电路。第一延迟线可以被配置为基于延迟控制信号来延迟输入时钟信号，以生成第一延迟时钟信号。第二延迟线可以被配置为基于延迟控制信号来延迟输入时钟信号，以生成与第一延迟时钟信号具有与单位时间量对应的相位差
的第二延迟时钟信号。第三延迟线可以被配置为基于延迟控制信号来延迟输入时钟信号，以生成第三延迟时钟信号。第四延迟线可以被配置为基于延迟控制信号来延迟输入时钟信号，以生成与第三延迟时钟信号具有与单位时间量对应的相位差的第四延迟时钟信号。被选相位混合电路可以被配置为基于第一选择信号和第三选择信号从第一延迟时钟信号和第三延迟时钟信号之中的至少一个生成第一相位时钟信号，并且被配置为基于第二选择信号和第四选择信号从第二延迟时钟信号和第四延迟时钟信号之中的至少一个生成第二相位时钟信号。延迟控制电路可以被配置为监测第一延迟时钟信号至第四延迟时钟信号各自的占空比以生成第一选择信号至第四选择信号，并且被配置为基于对占空比的监测的结果来生成延迟控制信号。
7.根据实施例，一种半导体系统可以包括半导体装置和外部装置。半导体装置可以被配置为基于系统时钟信号来生成多个内部时钟信号，并且被配置为基于多个内部时钟信号来输出数据。外部装置可以被配置为提供系统时钟信号，并且被配置为监测从半导体装置输出的数据以生成命令地址信号。半导体装置可以包括内部时钟生成电路、数据输出电路以及命令解码器。内部时钟生成电路可以被配置为：接收系统时钟信号，延迟系统时钟信号以生成第一延迟时钟信号和第二延迟时钟信号，以及基于第一选择信号和第二选择信号来从第一延迟时钟信号和第二延迟时钟信号之中的至少一个生成多个内部时钟信号。数据输出电路可以被配置为同步于多个内部时钟信号来输出内部数据作为上述数据。命令解码器可以被配置为基于命令地址信号来生成第一选择信号和第二选择信号。
附图说明
8.图1是示出根据实施例的时钟生成电路的配置的图。
9.图2是示出图1所示的延迟控制电路的配置的图。
10.图3是示出图1所示的被选相位混合电路的配置的图。
11.图4是示出根据实施例的时钟生成电路的配置的图。
12.图5是示出图4所示的延迟控制电路的配置的图。
13.图6是示出图4所示的被选相位混合电路的配置的图。
14.图7是示出根据实施例的半导体系统的配置的图。
具体实施方式
15.图1是示出根据实施例的时钟生成电路100的配置的图。参考图1，时钟生成电路100可以接收输入时钟信号clki以生成输出时钟信号clko。时钟生成电路100可以可变地延迟输入时钟信号clki以生成输出时钟信号clko。时钟生成电路100可以对输入时钟信号clki执行延迟锁定环路操作以生成输出时钟信号clko。时钟生成电路100可以包括被配置为可变地延迟输入时钟信号clki的至少两个延迟线。该两个延迟线可以具有相同的结构来执行相同的操作。然而，两个延迟线的特性可能由于局部变化而变得彼此不同。时钟生成电路100可以监测两个延迟线的特性并且可以选择性地利用两个延迟线之中的具有较好特性的一个延迟线。
16.时钟生成电路100可以包括第一延迟线111、第二延迟线112、延迟控制电路120和被选相位混合电路130。第一延迟线111可以接收输入时钟信号clki和延迟控制信号dcs《1:
n》(
‘
n’是2或更大的整数)以生成第一延迟时钟信号clkd1。第一延迟线111可以基于延迟控制信号dcs《1:n》来延迟输入时钟信号clki，以生成第一延迟时钟信号clkd1。第一延迟线111可以基于延迟控制信号dcs《1:n》来可变地延迟输入时钟信号clki，并且第一延迟线111的延迟量可以取决于延迟控制信号dcs《1:n》。第二延迟线112可以接收输入时钟信号clki和延迟控制信号dcs《1:n》以生成第二延迟时钟信号clkd2。第二延迟线112可以基于延迟控制信号dcs《1:n》来延迟输入时钟信号clki，以生成第二延迟时钟信号clkd2。第二延迟线112可以基于延迟控制信号dcs《1:n》来可变地延迟输入时钟信号clki，并且第二延迟线112的延迟量可以取决于延迟控制信号dcs《1:n》。第一延迟线111可以具有与第二延迟线112相同的结构。理想地，取决于延迟控制信号dcs《1:n》的第一延迟线111的延迟量和第二延迟线112的延迟量可以彼此相同，并且第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比可以彼此相同。然而，实际上，由于制造工艺的局部变化，第一延迟线111的延迟量和第二延迟线112的延迟量可以变得彼此不同，并且第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比可以变得彼此不同。
17.第一延迟线111和第二延迟线112中的每一个可以包括多个延迟单元dc。多个延迟单元dc中的每一个可以具有对应于单位时间量的延迟量。多个延迟单元dc可以串联地耦接到彼此以顺序地延迟输入时钟信号clki。随着多个延迟单元dc当中的更多延迟单元被启用，输入时钟信号clki可以被延迟更大延迟量。延迟控制信号dcs《1:n》可以是具有多个比特位的数字编码信号。延迟控制信号dcs《1:n》中所包括的比特位的数量可以对应于第一延迟线111和第二延迟线112中的每一个中所包括的延迟单元的数量。第一延迟线111和第二延迟线112中的每一个内的多个延迟单元dc可以分别接收延迟控制信号dcs《1:n》的多个比特位。假定延迟控制信号dcs《1:n》内的比特位的数量是八个(8)，并且第一延迟线111和第二延迟线112中的每一个内的延迟单元的数量也是八个(8)。当延迟控制信号dcs《1:n》具有
‘
0、0、0、0、0、1、1、1’的比特位值时，在第一延迟线111和第二延迟线112中的每一个内的多个延迟单元dc当中三个(3)延迟单元可以被启用，并且第一延迟线111和第二延迟线112中的每一个的延迟量可以是单位时间量的三(3)倍。
18.延迟控制电路120可以接收第一延迟时钟信号clkd1和第二延迟时钟信号clkd2。延迟控制电路120可以监测第一延迟时钟信号clkd1和第二延迟时钟信号clkd2中的每一个的占空比。延迟控制电路120可以监测第一延迟时钟信号clkd1和第二延迟时钟信号clkd2中的每一个的占空比，以分别生成第一选择信号sel《1》和第二选择信号sel《2》。可以是如下监测模式，其中延迟控制电路120可以监测第一延迟时钟信号clkd1和第二延迟时钟信号clkd2中的每一个的占空比。在监测模式中，时钟生成电路100可以通过监测分别从第一延迟线111和第二延迟线112输出的第一延迟时钟信号clkd1和第二延迟时钟信号clkd2中的每一个的占空比来确定第一延迟线111的特性和第二延迟线112的特性，并且，根据确定的结果，可以选择第一延迟线111和第二延迟线112之中的至少一个。延迟控制电路120可以基于对占空比的监测的结果来生成延迟控制信号dcs《1:n》。每当生成对第一延迟时钟信号clkd1和第二延迟时钟信号clkd2中的每一个的占空比的监测的结果时，延迟控制电路120可以改变延迟控制信号dcs《1:n》的值。在实施例中，在监测模式中，延迟控制电路120可以在初始地将延迟控制信号dcs《1:n》设置为具有最小值，并且可以基于监测的结果来从最小值增大延迟控制信号dcs《1:n》的值。在实施例中，在监测模式中，延迟控制电路120可以在
初始地将延迟控制信号dcs《1:n》设置为具有最大值，并且可以基于监测的结果来从最大值减小延迟控制信号dcs《1:n》的值。在实施例中，在监测模式中，延迟控制电路120可以在初始地将延迟控制信号dcs《1:n》设置为具有最小值和最大值以外的值。延迟控制电路120可以通过逐渐地增大或减小延迟控制信号dcs《1:n》的值来检测第一延迟线111和第二延迟线112中的每一个内的相应延迟单元dc的特性。例如，随着延迟控制电路120从最小值逐渐地增大延迟控制信号dcs《1:n》的值，在多个延迟单元dc当中，被启用的延迟单元的数量可以逐渐地增加。随着多个延迟单元dc的数量逐渐地增加，延迟控制电路120可以通过监测第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比来检测相应延迟单元dc的特性。
19.延迟控制电路120可以检测第一延迟时钟信号clkd1的占空比以确定第一延迟线111的特性。延迟控制电路120可以根据第一延迟时钟信号clkd1的占空比的改变量来确定第一延迟线111的特性。延迟控制电路120可以根据所确定的第一延迟线111的特性来选择性地使能第一选择信号sel《1》。例如，当第一延迟时钟信号clkd1的占空比的改变量较大时，延迟控制电路120可以禁止第一选择信号sel《1》，并且当第一延迟时钟信号clkd1的占空比的改变量较小时，延迟控制电路120可以使能第一选择信号sel《1》。延迟控制电路120可以检测第一延迟时钟信号clkd1的占空比以确定第一延迟时钟信号clkd1的占空比是否在参考范围内改变。当第一延迟时钟信号clkd1的占空比在参考范围内改变时，延迟控制电路120可以使能第一选择信号sel《1》。当第一延迟时钟信号clkd1的占空比改变超过参考范围时，延迟控制电路120可以禁止第一选择信号sel《1》。参考范围可以是任意设置的值。
20.延迟控制电路120可以检测第二延迟时钟信号clkd2的占空比以确定第二延迟线112的特性。延迟控制电路120可以根据第二延迟时钟信号clkd2的占空比的改变量来确定第二延迟线112的特性。延迟控制电路120可以根据所确定的第二延迟线112的特性来选择性地使能第二选择信号sel《2》。例如，当第二延迟时钟信号clkd2的占空比的改变量较大时，延迟控制电路120可以禁止第二选择信号sel《2》，并且当第二延迟时钟信号clkd2的占空比的改变量较小时，延迟控制电路120可以使能第二选择信号sel《2》。延迟控制电路120可以检测第二延迟时钟信号clkd2的占空比，以确定第二延迟时钟信号clkd2的占空比是否在参考范围内改变。当第二延迟时钟信号clkd2的占空比在参考范围内改变时，延迟控制电路120可以使能第二选择信号sel《2》。当第二延迟时钟信号clkd2的占空比改变超过参考范围时，延迟控制电路120可以禁止第二选择信号sel《2》。
21.当第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比两者都在参考范围内改变时，延迟控制电路120可以使能第一选择信号sel《1》和第二选择信号sel《2》之中的至少一个。例如，延迟控制电路120可以使能第一选择信号sel《1》，而禁止第二选择信号sel《2》。当第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比两者都改变超过参考范围时，延迟控制电路120可以使能第一选择信号sel《1》和第二选择信号sel《2》两者。
22.被选相位混合电路130可以分别从第一延迟线111和第二延迟线112接收第一延迟时钟信号clkd1和第二延迟时钟信号clkd2。被选相位混合电路130可以从延迟控制电路120接收第一选择信号sel《1》和第二选择信号sel《2》。被选相位混合电路130可以基于第一选择信号sel《1》和第二选择信号sel《2》来从第一延迟时钟信号clkd1和第二延迟时钟信号
clkd2之中的至少一个生成输出时钟信号clko。被选相位混合电路130可以基于第一选择信号sel《1》和第二选择信号sel《2》来选择第一延迟时钟信号clkd1和第二延迟时钟信号clkd2之中的至少一个。被选相位混合电路130可以从第一延迟时钟信号clkd1和第二延迟时钟信号clkd2之中的被选延迟时钟信号生成输出时钟信号clko，或者可以通过混合第一延迟时钟信号clkd1的相位和第二延迟时钟信号clkd2的相位来生成输出时钟信号clko。当第一选择信号sel《1》被使能时，被选相位混合电路130可以驱动第一延迟时钟信号clkd1并且生成被驱动的第一延迟时钟信号作为输出时钟信号clko。当第二选择信号sel《2》被使能时，被选相位混合电路130可以驱动第二延迟时钟信号clkd2并且生成被驱动的第二延迟时钟信号作为输出时钟信号clko。当第一选择信号sel《1》和第二选择信号sel《2》两者都被使能时，被选相位混合电路130可以混合第一延迟时钟信号clkd1的相位和第二延迟时钟信号clkd2的相位并且生成经相位混合的时钟信号作为输出时钟信号clko。输出时钟信号具有第一延迟时钟信号clkd1的相位和第二延迟时钟信号clkd2的相位之间的相位。
23.时钟生成电路100还可以包括相位检测电路140。当时钟生成电路100在正常模式中操作时，相位检测电路140可以是可操作的。在正常模式中，时钟生成电路100可以对输入时钟信号clki执行延迟锁定环路操作。在监测模式中确定第一延迟线111的特性和第二延迟线112的特性之后，时钟生成电路100可以进入正常模式。在实施例中，时钟生成电路100可以在进入监测模式之前进入正常模式，或者可以同时进入正常模式和监测模式两者。在正常模式中，时钟生成电路100可以对输入时钟信号clki执行延迟锁定环路操作以可变地延迟输入时钟信号clki，由此生成输出时钟信号clko。相位检测电路140可以接收输入时钟信号clki以及通过将输出时钟信号clko延迟模拟延迟时间的量所生成的反馈时钟信号fbclk。时钟生成电路100还可以包括延迟模型电路150。延迟模型电路150可以是具有对应于模拟延迟时间的延迟量的延迟电路。模拟延迟时间可以被任意设置。延迟模型电路150可以将输出时钟信号clko延迟模拟延迟时间的量以生成反馈时钟信号fbclk。相位检测电路140可以检测反馈时钟信号fbclk的相位和输入时钟信号clki的相位以生成相位检测信号pd。相位检测电路140可以将输入时钟信号clki的相位和反馈时钟信号fbclk的相位彼此相比较以生成具有不同的逻辑电平的相位检测信号pd。例如，当输入时钟信号clki的相位超前于反馈时钟信号fbclk的相位时，相位检测电路140可以生成具有逻辑高电平的相位检测信号pd。而且，当输入时钟信号clki的相位落后于反馈时钟信号fbclk的相位时，相位检测电路140可以生成具有逻辑低电平的相位检测信号pd。
24.延迟控制电路120还可以从相位检测电路140接收相位检测信号pd。延迟控制电路120可以基于相位检测信号pd来改变延迟控制信号dcs《1:n》。例如，当相位检测信号pd具有逻辑高电平时，延迟控制电路120可以增大延迟控制信号dcs《1:n》的值。而且，当相位检测信号pd具有逻辑低电平时，延迟控制电路120可以减小延迟控制信号dcs《1:n》的值。在实施例中，相位检测电路140可以量化输入时钟信号clki和反馈时钟信号fbclk之间的相位差以生成相位检测信号pd，并且延迟控制电路120可以基于相位检测信号pd不同程度地改变延迟控制信号dcs《1:n》的值以达到预期。在实施例中，延迟控制电路120可以设有平均滤波器或移动平均滤波器，并且可以仅仅在具有相同逻辑电平的相位检测信号pd被连续地生成时改变延迟控制信号dcs《1:n》的值。
25.时钟生成电路100还可以包括多相时钟生成电路160。多相时钟生成电路160可以
接收输出时钟信号clko以生成多个内部时钟信号。多相时钟生成电路160可以在有或没有对输出时钟信号clko的频率进行分频的情况下生成多个内部时钟信号。多个内部时钟信号可以具有彼此不同的相位，但是其相位可以与输出时钟信号clko的边沿同步。例如，多相时钟生成电路160可以从输出时钟信号clko生成第一至第四内部时钟信号inclk1、inclk2、inclk3和inclk4。第一至第四内部时钟信号inclk1、inclk2、inclk3和inclk4可以顺序地具有对应于90
°
的相位差。第一内部时钟信号inclk1可以具有相比第二内部时钟信号inclk2超前90
°
量的相位，第二内部时钟信号inclk2可以具有相比第三内部时钟信号inclk3超前90
°
量的相位，第三内部时钟信号inclk3可以具有相比第四内部时钟信号inclk4超前90
°
量的相位，并且第四内部时钟信号inclk4可以具有相比第一内部时钟信号inclk1超前90
°
量的相位。
26.图2是示出图1所示的延迟控制电路120的配置的图。参考图2，延迟控制电路120可以包括占空比检测器210、延迟控制器220和选择控制器230。占空比检测器210可以接收第一延迟时钟信号clkd1和第二延迟时钟信号clkd2。占空比检测器210可以基于第一延迟时钟信号clkd1和第二延迟时钟信号clkd2来生成第一占空比检测信号dcd1《1:m》(
‘
m’是2或更大的整数)和第二占空比检测信号dcd2《1:m》。占空比检测器210可以检测第一延迟时钟信号clkd1的占空比以生成第一占空比检测信号dcd1《1:m》，并且可以检测第二延迟时钟信号clkd2的占空比以生成第二占空比检测信号dcd2《1:m》。第一占空比检测信号dcd1《1:m》和第二占空比检测信号dcd2《1:m》中的每一个可以是具有多个比特位的数字编码信号。第一占空比检测信号dcd1《1:m》和第二占空比检测信号dcd2《1:m》可以具有分别根据第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比而改变的逻辑值。例如，当第一延迟时钟信号clkd1和第二延迟时钟信号clkd2高电平区段与低电平区段的比例分别为50:50时，占空比检测器210可以生成具有中间值的第一占空比检测信号dcd1《1:m》和第二占空比检测信号dcd2《1:m》。而且，占空比检测器210可以在第一延迟时钟信号clkd1和第二延迟时钟信号clkd2的高电平区段分别增大时生成具有更大值的第一占空比检测信号dcd1《1:m》和第二占空比检测信号dcd2《1:m》。另外，占空比检测器210可以在第一延迟时钟信号clkd1和第二延迟时钟信号clkd2的低电平区段分别增大时生成具有更小值的第一占空比检测信号dcd1《1:m》和第二占空比检测信号dcd2《1:m》。占空比检测器210可以在每当检测第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比时生成步进控制信号sdc。占空比检测器210可以在每当生成第一占空比检测信号dcd1《1:m》和第二占空比检测信号dcd2《1:m》时生成步进控制信号sdc。步进控制信号sdc可以被提供给延迟控制器220。占空比检测器210还可以接收操作模式信号dcm。操作模式信号dcm可以是在监测模式和正常模式之间进行区分的信号。当操作模式信号dcm被使能时，时钟生成电路100可以在监测模式中操作。当操作模式信号dcm被禁止时，时钟生成电路100可以在正常模式中操作。当操作模式信号dcm被使能时，占空比检测器210可以被激活以检测第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比，由此生成步进控制信号sdc。当操作模式信号dcm被禁止时，占空比检测器210可以被去激活而不检测第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比，因此不生成步进控制信号sdc。
27.延迟控制器220可以接收相位检测信号pd。延迟控制器220可以基于相位检测信号pd生成延迟控制信号dcs《1:n》。延迟控制器220可以根据相位检测信号pd的逻辑电平来增
大或减小延迟控制信号dcs《1:n》的值。延迟控制器220可以从占空比检测器210接收步进控制信号sdc。延迟控制器220可以基于步进控制信号sdc来改变延迟控制信号dcs《1:n》的值。延迟控制器220可以在每当接收到步进控制信号sdc时逐渐地增大或减小延迟控制信号dcs《1:n》的值。延迟控制器220还可以接收操作模式信号dcm。当操作模式信号dcm被使能时，延迟控制器220可以初始化延迟控制信号dcs《1:n》并且可以基于步进控制信号sdc来逐渐地改变延迟控制信号dcs《1:n》的值。当操作模式信号dcm被禁止时，延迟控制器220可以基于相位检测信号pd来改变延迟控制信号dcs《1:n》的值。
28.选择控制器230可以从占空比检测器210接收第一占空比检测信号dcd1《1:m》和第二占空比检测信号dcd2《1:m》。选择控制器230可以累积和存储第一占空比检测信号dcd1《1:m》和第二占空比检测信号dcd2《1:m》。选择控制器230可以基于累积和存储的第一占空比检测信号dcd1《1:m》和第二占空比检测信号dcd2《1:m》来选择性地使能第一选择信号sel《1》和第二选择信号sel《2》。当第一占空比检测信号dcd1《1:m》在参考范围内改变时，选择控制器230可以确定第一延迟线111具有良好特性并且可以使能第一选择信号sel《1》。当第一占空比检测信号dcd1《1:m》改变超过参考范围时，选择控制器230可以确定第一延迟线111具有低劣特性并且可以禁止第一选择信号sel《1》。当第二占空比检测信号dcd2《1:m》在参考范围内改变时，选择控制器230可以确定第二延迟线112具有良好特性并且可以使能第二选择信号sel《2》。当第二占空比检测信号dcd2《1:m》改变超过参考范围时，选择控制器230可以确定第二延迟线112具有低劣特性并且可以禁止第二选择信号sel《2》。
29.选择控制器230可以如表1中所示进行操作。
30.[表1]
[0031][0032][0033]
参考表1，当第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比两者都在参考范围内改变时，选择控制器230可以确定第一延迟线111和第二延迟线112两者都具有良好特性并且可以使能第一选择信号sel《1》和第二选择信号sel《2》之中的一个选择信号。例如，选择控制器230可以使能第一选择信号sel《1》，而禁止第二选择信号sel《2》。当第一延迟时钟信号clkd1的占空比在参考范围内改变、但是第二延迟时钟信号clkd2的占空比改变超过参考范围时，选择控制器230可以确定第一延迟线111具有良好特性，但是可以确定第二延迟线112具有低劣特性。因此，选择控制器230可以使能第一选择信号sel《1》，而禁止第二选择信号sel《2》。当第二延迟时钟信号clkd2的占空比在参考范围内改变、但是第一延迟时钟信号clkd1的占空比改变超过参考范围时，选择控制器230可以确定第二延迟线112具有良好特性，但是可以确定第一延迟线111具有低劣特性。因此，选择控制器230可以使能第二选择信号sel《2》，而禁止第一选择信号sel《1》。当第一延迟时钟信号clkd1的占空比和第二延迟时钟信号clkd2的占空比两者都改变超过参考范围时，选择控制
器230可以确定第一延迟线111和第二延迟线112两者都具有低劣特性，并且可以使能第一选择信号sel《1》和第二选择信号sel《2》两者。在监测第一延迟线111的特性和第二延迟线112的特性之后，选择控制器230可以固定第一选择信号sel《1》和第二选择信号sel《2》的状态。在实施例中，选择控制器230可以包括用于固定第一选择信号sel《1》和第二选择信号sel《2》的状态的寄存器或一次性可编程存储器。
[0034]
图3是示出图1所示的被选相位混合电路130的配置的图。参考图3，被选相位混合电路130可以包括第一驱动器310、第二驱动器320和第三驱动器330。第一驱动器310可以接收第一延迟时钟信号clkd1和第一选择信号sel《1》。当第一选择信号sel《1》被使能时，第一驱动器310可以驱动第一延迟时钟信号clkd1，并且可以向公共节点cn输出被驱动的第一延迟时钟信号clkd1。第一驱动器310可以是反相器。当第一选择信号sel《1》具有逻辑高电平并且第一选择信号sel《1》的互补信号selb《1》具有逻辑低电平时，第一驱动器310可以对第一延迟时钟信号clkd1进行反相驱动，并且可以向公共节点cn输出被反相驱动的第一延迟时钟信号clkd1。第二驱动器320可以接收第二延迟时钟信号clkd2和第二选择信号sel《2》。当第二选择信号sel《2》被使能时，第二驱动器320可以驱动第二延迟时钟信号clkd2，并且可以向公共节点cn输出被驱动的第二延迟时钟信号clkd2。第二驱动器320可以是反相器。当第二选择信号sel《2》具有逻辑高电平并且第二选择信号sel《2》的互补信号selb《2》具有逻辑低电平时，第二驱动器320可以对第二延迟时钟信号clkd2进行反相驱动，并且可以向公共节点cn输出被反相驱动的第二延迟时钟信号clkd2。分别从第一驱动器310和第二驱动器320输出的时钟信号的相位可以在公共节点cn处被混合。第三驱动器330可以耦接到公共节点cn。第三驱动器330可以驱动通过公共节点cn提供的时钟信号，以输出被驱动的时钟信号作为输出时钟信号clko。当第一选择信号sel《1》被使能、但是第二选择信号sel《2》被禁止时，第二驱动器320可以被去激活，并且第一驱动器310可以驱动第一延迟时钟信号clkd1，以向公共节点cn输出被驱动的第一延迟时钟信号clkd1。第三驱动器330可以对被驱动的第一延迟时钟信号clkd1进行驱动，以生成输出时钟信号clko。该输出时钟信号clko可以具有对应于第一延迟时钟信号clkd1的相位。当第二选择信号sel《2》被使能、但是第一选择信号sel《1》被禁止时，第一驱动器310可以被去激活，并且第二驱动器320可以驱动第二延迟时钟信号clkd2，以向公共节点cn输出被驱动的第二延迟时钟信号clkd2。第三驱动器330可以对被驱动的第二延迟时钟信号clkd2进行驱动，以生成输出时钟信号clko。该输出时钟信号clko可以具有对应于第二延迟时钟信号clkd2的相位。当第一选择信号sel《1》和第二选择信号sel《2》两者都被使能时，第一驱动器310可以驱动第一延迟时钟信号clkd1以向公共节点cn输出被驱动的第一延迟时钟信号clkd1，并且第二驱动器320可以驱动第二延迟时钟信号clkd2以向公共节点cn输出被驱动的第二延迟时钟信号clkd2。被驱动的第一延迟时钟信号clkd1的相位和被驱动的第二延迟时钟信号clkd2的相位可以在公共节点cn处被混合。第三驱动器330可以驱动具有在公共节点cn处混合的相位的时钟信号，以生成输出时钟信号clko。该输出时钟信号clko可以具有与第一延迟时钟信号clkd1和第二延迟时钟信号clkd2之间的相位差的中间值相对应的相位。
[0035]
时钟生成电路100可以通过在监测模式中监测第一延迟线111的特性和第二延迟线112的特性以及选择性地利用第一延迟线111和第二延迟线112之中的、具有良好特性的延迟线来提高输出时钟信号clko的质量。当第一延迟线111和第二延迟线112两者都具有良
好特性时，即使利用第一延迟线111和第二延迟线112之中的任何延迟线，也可以保证输出时钟信号clko的质量。当在第一延迟线111和第二延迟线112之中一个延迟线与另一个延迟线相比具有更差特性时，可以利用第一延迟线111和第二延迟线112之中的、具有较好特性的另一个延迟线来生成输出时钟信号clko，由此保证输出时钟信号clko的质量。当第一延迟线111和第二延迟线112两者都具有低劣特性时，可以利用第一延迟线111和第二延迟线112两者，并且可以混合第一延迟时钟信号clkd1和第二延迟时钟信号clkd2以生成输出时钟信号clko。在这种情况下，以利用第一延迟线111和第二延迟线112两者的更多功率为代价，可以最小化输出时钟信号clko的质量的降低。
[0036]
图4是示出根据实施例的时钟生成电路400的配置的图。参考图4，时钟生成电路400可以接收输入时钟信号clki以生成输出时钟信号clko。时钟生成电路400可以可变地延迟输入时钟信号clki以生成输出时钟信号clko。时钟生成电路400可以对输入时钟信号clki执行延迟锁定环路操作，以生成第一相位时钟信号fclkd和第二相位时钟信号sclkd。时钟生成电路400可以包括被配置为可变地延迟输入时钟信号clki的至少两个双延迟线410和420。两个双延迟线410和420可以具有相同的结构来执行相同的操作。然而，两个双延迟线410和420的特性可能由于局部变化而变得彼此不同。
[0037]
时钟生成电路400可以包括第一双延迟线410、第二双延迟线420、延迟控制电路430和被选相位混合电路440。第一双延迟线410可以是主延迟线。第一双延迟线410可以包括第一延迟线411和第二延迟线412。在第一双延迟线410内，第一延迟线411可以延迟输入时钟信号clki以生成第一延迟时钟信号fclk1，并且第二延迟线412可以延迟输入时钟信号clki以生成第二延迟时钟信号sclk1。第一延迟线411和第二延迟线412可以共同地接收延迟控制信号dcs《1:n》。第一延迟线411和第二延迟线412的延迟量可以基于延迟控制信号dcs《1:n》而改变。第一延迟线411和第二延迟线412的延迟量可以具有固定差。例如，对应于固定差的延迟量可以是单位时间量。第一延迟线411和第二延迟线412中的每一个可以具有多个延迟单元dc。多个延迟单元dc中的每一个的延迟量可以对应于单位时间量。基于延迟控制信号dcs《1:n》，第一延迟线411可以延迟输入时钟信号clki以生成第一延迟时钟信号fclk1。基于延迟控制信号dcs《1:n》，第二延迟线412可以延迟输入时钟信号clki以生成第二延迟时钟信号sclk1。第一延迟时钟信号fclk1和第二延迟时钟信号sclk1可以具有对应于单位时间量的相位差。例如，第一延迟时钟信号fclk1可以具有相比第二延迟时钟信号sclk1超前单位时间量的相位。
[0038]
第二双延迟线420可以是辅助延迟线。第二双延迟线420可以包括第三延迟线421和第四延迟线422。在第二双延迟线420内，第三延迟线421可以延迟输入时钟信号clki以生成第三延迟时钟信号fclk2，并且第四延迟线422可以延迟输入时钟信号clki以生成第四延迟时钟信号sclk2。第三延迟线421和第四延迟线422可以共同地接收延迟控制信号dcs《1:n》。第三延迟线421和第四延迟线422的延迟量可以基于延迟控制信号dcs《1:n》而改变。第三延迟线421和第四延迟线422的延迟量可以具有固定差。例如，对应于固定差的延迟量可以是单位时间量。第三延迟线421可以与第一延迟线411具有相同的结构而执行相同的操作。理想地，由第三延迟线421生成的第三延迟时钟信号fclk2可以具有与由第一延迟线411生成的第一延迟时钟信号fclk1相同的相位。第四延迟线422可以与第二延迟线412具有相同的结构而执行相同的操作。理想地，由第四延迟线422生成的第四延迟时钟信号sclk2可以
具有与由第二延迟线412生成的第二延迟时钟信号sclk1相同的相位。基于延迟控制信号dcs《1:n》，第三延迟线421可以延迟输入时钟信号clki以生成第三延迟时钟信号fclk2。基于延迟控制信号dcs《1:n》，第四延迟线422可以延迟输入时钟信号clki以生成第四延迟时钟信号sclk2。第三延迟时钟信号fclk2和第四延迟时钟信号sclk2可以具有对应于单位时间量的相位差。例如，第三延迟时钟信号fclk2可以具有相比第四延迟时钟信号sclk2超前单位时间量的相位。
[0039]
延迟控制电路430可以接收第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2。延迟控制电路430可以监测第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2中的每一个的占空比。延迟控制电路430可以监测第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2中的每一个的占空比，以分别生成第一选择信号fsel《1》、第二选择信号ssel《1》、第三选择信号fsel《2》和第四选择信号ssel《2》。延迟控制电路430可以监测第一延迟时钟信号fclk1的占空比，并且可以根据监测的结果来选择性地使能第一选择信号fsel《1》。延迟控制电路430可以监测第二延迟时钟信号sclk1的占空比，并且可以根据监测的结果选择性地使能第二选择信号ssel《1》。延迟控制电路430可以监测第三延迟时钟信号fclk2的占空比，并且可以根据监测的结果选择性地使能第三选择信号fsel《2》。延迟控制电路430可以监测第四延迟时钟信号sclk2的占空比，并且可以根据监测的结果选择性地使能第四选择信号ssel《2》。可以是如下监测模式，其中延迟控制电路430可以监测第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2中的每一个的占空比。在监测模式中，时钟生成电路400可以通过监测分别从第一至第四延迟线411、412、421和422输出的第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2中的每一个的占空比来确定第一至第四延迟线411、412、421和422的特性，并且，根据确定的结果，可以选择第一延迟线411和第三延迟线421之中的至少一个以及第二延迟线412和第四延迟线422之中的至少一个。延迟控制电路430可以基于对占空比的监测的结果生成延迟控制信号dcs《1:n》。每当生成对第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2中的每一个的占空比的监测的结果时，延迟控制电路430可以逐渐地增大或减小延迟控制信号dcs《1:n》的值。
[0040]
延迟控制电路430可以检测第一延迟时钟信号fclk1的占空比以确定第一延迟线411的特性。延迟控制电路430可以根据第一延迟时钟信号fclk1的占空比的改变量来确定第一延迟线411的特性。延迟控制电路430可以根据所确定的第一延迟线411的特性来选择性地使能第一选择信号fsel《1》。例如，当第一延迟时钟信号fclk1的占空比的改变量大时，延迟控制电路430可以禁止第一选择信号fsel《1》，并且当第一延迟时钟信号fclk1的占空比的改变量小时，延迟控制电路430可以使能第一选择信号fsel《1》。延迟控制电路430可以检测第一延迟时钟信号fclk1的占空比以确定第一延迟时钟信号fclk1的占空比是否在参考范围内改变。当第一延迟时钟信号fclk1的占空比在参考范围内改变时，延迟控制电路430可以使能第一选择信号fsel《1》。当第一延迟时钟信号fclk1的占空比改变超过参考范围时，延迟控制电路430可以禁止第一选择信号fsel《1》。参考范围可以是任意设置的值。
[0041]
延迟控制电路430可以检测第二延迟时钟信号sclk1的占空比以确定第二延迟线412的特性。延迟控制电路430可以根据第二延迟时钟信号sclk1的占空比的改变量来确定第二延迟线412的特性。延迟控制电路430可以根据所确定的第二延迟线412的特性来选择性地使能第二选择信号ssel《1》。例如，当第二延迟时钟信号sclk1的占空比的改变量大时，
延迟控制电路430可以禁止第二选择信号ssel《1》，并且当第二延迟时钟信号sclk1的占空比的改变量小时，延迟控制电路430可以使能第二选择信号ssel《1》。延迟控制电路430可以检测第二延迟时钟信号sclk1的占空比，以确定第二延迟时钟信号sclk1的占空比是否在参考范围内改变。当第二延迟时钟信号sclk1的占空比在参考范围内改变时，延迟控制电路430可以使能第二选择信号ssel《1》。当第二延迟时钟信号sclk1的占空比改变超过参考范围时，延迟控制电路430可以禁止第二选择信号ssel《1》。
[0042]
延迟控制电路430可以检测第三延迟时钟信号fclk2的占空比以确定第三延迟线421的特性。延迟控制电路430可以根据第三延迟时钟信号fclk2的占空比的改变量来确定第三延迟线421的特性。延迟控制电路430可以根据所确定的第三延迟线421的特性来选择性地使能第三选择信号fsel《2》。例如，当第三延迟时钟信号fclk2的占空比的改变量大时，延迟控制电路430可以禁止第三选择信号fsel《2》，并且当第三延迟时钟信号fclk2的占空比的改变量小时，延迟控制电路430可以使能第三选择信号fsel《2》。延迟控制电路430可以检测第三延迟时钟信号fclk2的占空比，以确定第三延迟时钟信号fclk2的占空比是否在参考范围内改变。当第三延迟时钟信号fclk2的占空比在参考范围内改变时，延迟控制电路430可以使能第三选择信号fsel《2》。当第三延迟时钟信号fclk2的占空比改变超过参考范围时，延迟控制电路430可以禁止第三选择信号fsel《2》。参考范围可以是任意设置的值。
[0043]
延迟控制电路430可以检测第四延迟时钟信号sclk2的占空比以确定第四延迟线422的特性。延迟控制电路430可以根据第四延迟时钟信号sclk2的占空比的改变量来确定第四延迟线422的特性。延迟控制电路430可以根据所确定的第四延迟线422的特性来选择性地使能第四选择信号ssel《2》。例如，当第四延迟时钟信号sclk2的占空比的改变量大时，延迟控制电路430可以禁止第四选择信号ssel《2》，并且当第四延迟时钟信号sclk2的占空比的改变量小时，延迟控制电路430可以使能第四选择信号ssel《2》。延迟控制电路430可以检测第四延迟时钟信号sclk2的占空比，以确定第四延迟时钟信号sclk2的占空比是否在参考范围内改变。当第四延迟时钟信号sclk2的占空比在参考范围内改变时，延迟控制电路430可以使能第四选择信号ssel《2》。当第四延迟时钟信号sclk2的占空比改变超过参考范围时，延迟控制电路430可以禁止第四选择信号ssel《2》。
[0044]
当第一延迟时钟信号fclk1的占空比和第三延迟时钟信号fclk2的占空比两者都在参考范围内改变时，延迟控制电路430可以使能第一选择信号fsel《1》和第三选择信号fsel《2》之中的至少一个。例如，延迟控制电路430可以使能第一选择信号fsel《1》，而禁止第三选择信号fsel《2》。当第一延迟时钟信号fclk1的占空比和第三延迟时钟信号fclk2的占空比两者都改变超过参考范围时，延迟控制电路430可以使能第一选择信号fsel《1》和第三选择信号fsel《2》两者。当第二延迟时钟信号sclk1的占空比和第四延迟时钟信号sclk2的占空比两者都在参考范围内改变时，延迟控制电路430可以使能第二选择信号ssel《1》和第四选择信号ssel《2》之中的至少一个。例如，延迟控制电路430可以使能第二选择信号ssel《1》，而禁止第四选择信号ssel《2》。当第二延迟时钟信号sclk1的占空比和第四延迟时钟信号sclk2的占空比两者都改变超过参考范围时，延迟控制电路430可以使能第二选择信号ssel《1》和第四选择信号ssel《2》两者。
[0045]
被选相位混合电路440可以分别从第一至第四延迟线411、412、421和422接收第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2。被选相位混合电路440可以从延迟控制
电路430接收第一至第四选择信号fsel《1》、ssel《1》、fsel《2》和ssel《2》。基于第一至第四选择信号fsel《1》、ssel《1》、fsel《2》和ssel《2》，被选相位混合电路440可以从第一延迟时钟信号fclk1和第三延迟时钟信号fclk2之中的至少一个生成第一相位时钟信号fclkd，并且可以从第二延迟时钟信号sclk1和第四延迟时钟信号sclk2之中的至少一个生成第二相位时钟信号sclkd。
[0046]
被选相位混合电路440可以包括第一被选相位混合电路441和第二被选相位混合电路442。第一被选相位混合电路441可以接收第一延迟时钟信号fclk1、第三延迟时钟信号fclk2、第一选择信号fsel《1》和第三选择信号fsel《2》，以生成第一相位时钟信号fclkd。基于第一选择信号fsel《1》和第三选择信号fsel《2》，第一被选相位混合电路441可以从第一延迟时钟信号fclk1和第三延迟时钟信号fclk2之中的至少一个生成第一相位时钟信号fclkd。第一被选相位混合电路441可以基于第一选择信号fsel《1》和第三选择信号fsel《2》来选择第一延迟时钟信号fclk1和第三延迟时钟信号fclk2之中的至少一个。第一被选相位混合电路441可以从第一延迟时钟信号fclk1和第三延迟时钟信号fclk2之中的被选延迟时钟信号生成第一相位时钟信号fclkd，或者可以通过混合第一延迟时钟信号fclk1的相位和第三延迟时钟信号fclk2的相位来生成第一相位时钟信号fclkd。当第一选择信号fsel《1》被使能时，第一被选相位混合电路441可以驱动第一延迟时钟信号fclk1，并且生成被驱动的第一延迟时钟信号作为第一相位时钟信号fclkd。当第三选择信号fsel《2》被使能时，第一被选相位混合电路441可以驱动第三延迟时钟信号fclk2，并且生成被驱动的第三延迟时钟信号作为第一相位时钟信号fclkd。当第一选择信号fsel《1》和第三选择信号fsel《2》两者都被使能时，第一被选相位混合电路441可以混合第一延迟时钟信号fclk1的相位和第三延迟时钟信号fclk2的相位，并且生成经相位混合的时钟信号作为第一相位时钟信号fclkd。
[0047]
第二被选相位混合电路442可以接收第二延迟时钟信号sclk1、第四延迟时钟信号sclk2、第二选择信号ssel《1》和第四选择信号ssel《2》，以生成第二相位时钟信号sclkd。基于第二选择信号ssel《1》和第四选择信号ssel《2》，第二被选相位混合电路442可以从第二延迟时钟信号sclk1和第四延迟时钟信号sclk2之中的至少一个生成第二相位时钟信号sclkd。第二被选相位混合电路442可以基于第二选择信号ssel《1》和第四选择信号ssel《2》选择第二延迟时钟信号sclk1和第四延迟时钟信号sclk2之中的至少一个。第二被选相位混合电路442可以从第二延迟时钟信号sclk1和第四延迟时钟信号sclk2之中的被选延迟时钟信号生成第二相位时钟信号sclkd，或者可以通过混合第二延迟时钟信号sclk1的相位和第四延迟时钟信号sclk2的相位来生成第二相位时钟信号sclkd。当第二选择信号ssel《1》被使能时，第二被选相位混合电路442可以驱动第二延迟时钟信号sclk1，并且生成被驱动的第二延迟时钟信号作为第二相位时钟信号sclkd。当第四选择信号ssel《2》被使能时，第二被选相位混合电路442可以驱动第四延迟时钟信号sclk2，并且生成被驱动的第四延迟时钟信号作为第二相位时钟信号sclkd。当第二选择信号ssel《1》和第四选择信号ssel《2》两者都被使能时，第二被选相位混合电路442可以混合第二延迟时钟信号sclk1的相位和第四延迟时钟信号sclk2的相位，并且生成经相位混合的时钟信号作为第二相位时钟信号sclkd。
[0048]
时钟生成电路400还可以包括输出相位混合电路450和相位检测电路460。当时钟生成电路400在正常模式中操作时，输出相位混合电路450和相位检测电路460可以是可操
作的。在正常模式中，时钟生成电路400可以对输入时钟信号clki执行延迟锁定环路操作。在监测模式中确定第一至第四延迟线411、412、421和422的特性之后，时钟生成电路400可以进入正常模式。在实施例中，时钟生成电路400可以在进入监测模式之前进入正常模式，或者可以同时进入正常模式和监测模式两者。在正常模式中，时钟生成电路400可以对输入时钟信号clki执行延迟锁定环路操作以可变地延迟输入时钟信号clki，由此生成输出时钟信号clko。
[0049]
输出相位混合电路450可以接收第一相位时钟信号fclkd、第二相位时钟信号sclkd和延迟控制信号dcs《1:n》，以生成输出时钟信号clko。基于延迟控制信号dcs《1:n》，输出相位混合电路450可以混合第一相位时钟信号fclkd的相位和第二相位时钟信号sclkd的相位，以生成输出时钟信号clko。输出相位混合电路450可以是相位混合器，其被配置为基于根据延迟控制信号dcs《1:n》的权重来混合第一相位时钟信号fclkd的相位和第二相位时钟信号sclkd的相位。
[0050]
相位检测电路460可以接收输入时钟信号clki以及通过将输出时钟信号clko延迟模拟延迟时间的量所生成的反馈时钟信号fbclk。时钟生成电路400还可以包括延迟模型电路470。延迟模型电路470可以是具有与模拟延迟时间对应的延迟量的延迟电路。模拟延迟时间可以被任意设置。延迟模型电路470可以将输出时钟信号clko延迟模拟延迟时间的量以生成反馈时钟信号fbclk。相位检测电路460可以检测反馈时钟信号fbclk的相位和输入时钟信号clki的相位以生成相位检测信号pd。相位检测电路460可以将输入时钟信号clki的相位和反馈时钟信号fbclk的相位彼此相比较以生成具有不同的逻辑电平的相位检测信号pd。例如，当输入时钟信号clki的相位超前于反馈时钟信号fbclk的相位时，相位检测电路460可以生成具有逻辑高电平的相位检测信号pd。而且，当输入时钟信号clki的相位落后于反馈时钟信号fbclk的相位时，相位检测电路460可以生成具有逻辑低电平的相位检测信号pd。
[0051]
延迟控制电路430还可以从相位检测电路460接收相位检测信号pd。延迟控制电路430可以基于相位检测信号pd来改变延迟控制信号dcs《1:n》。时钟生成电路400可以在正常模式中执行粗略延迟锁定操作和精细延迟锁定操作，以便执行延迟锁定操作。第一至第四延迟线411、412、421和422接收的延迟控制信号dcs《1:n》可以是粗略延迟控制信号。延迟控制电路430可以在粗略延迟锁定操作期间基于相位检测信号pd来改变粗略延迟控制信号的值。当完成粗略延迟锁定操作并且完成第一至第四延迟线411、412、421和422的延迟量的设置时，可以执行精细延迟锁定操作。输出相位混合电路450接收的延迟控制信号dcs《1:n》可以是精细延迟控制信号。延迟控制电路430可以在精细延迟锁定操作期间基于相位检测信号pd来改变精细延迟控制信号的值。
[0052]
时钟生成电路400还可以包括多相时钟生成电路480。多相时钟生成电路480可以接收输出时钟信号clko以生成多个内部时钟信号。多相时钟生成电路480可以在有或没有对输出时钟信号clko的频率进行分频的情况下生成多个内部时钟信号。多个内部时钟信号可以具有彼此不同的相位，但是其相位可以与输出时钟信号clko的边沿同步。例如，多相时钟生成电路480可以从输出时钟信号clko生成第一至第四内部时钟信号inclk1、inclk2、inclk3和inclk4。第一至第四内部时钟信号inclk1、inclk2、inclk3和inclk4可以顺序地具有对应于90
°
的相位差。第一内部时钟信号inclk1可以具有相比第二内部时钟信号inclk2
超前90
°
量的相位，第二内部时钟信号inclk2可以具有相比第三内部时钟信号inclk3超前90
°
量的相位，第三内部时钟信号inclk3可以具有相比第四内部时钟信号inclk4超前90
°
量的相位，并且第四内部时钟信号inclk4可以具有相比第一内部时钟信号inclk1超前90
°
量的相位。
[0053]
图5是示出图4所示的延迟控制电路430的配置的图。参考图5，延迟控制电路430可以包括占空比检测器510、延迟控制器520和选择控制器530。占空比检测器510可以接收第一延迟时钟信号fclk1、第二延迟时钟信号sclk1、第三延迟时钟信号fclk2和第四延迟时钟信号sclk2。占空比检测器510可以基于第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2来生成第一占空比检测信号fdcd1《1:m》、第二占空比检测信号sdcd1《1:m》、第三占空比检测信号fdcd2《1:m》和第四占空比检测信号sdcd2《1:m》。占空比检测器510可以检测第一延迟时钟信号fclk1的占空比以生成第一占空比检测信号fdcd1《1:m》，并且可以检测第二延迟时钟信号sclk1的占空比以生成第二占空比检测信号sdcd1《1:m》。占空比检测器510可以检测第三延迟时钟信号fclk2的占空比以生成第三占空比检测信号fdcd2《1:m》，并且可以检测第四延迟时钟信号sclk2的占空比以生成第四占空比检测信号sdcd2《1:m》。第一至第四占空比检测信号fdcd1《1:m》、sdcd1《1:m》、fdcd2《1:m》和sdcd2《1:m》中的每一个可以是具有多个比特位的数字编码信号。第一至第四占空比检测信号fdcd1《1:m》、sdcd1《1:m》、fdcd2《1:m》和sdcd2《1:m》可以分别具有根据第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2的占空比而改变的逻辑值。每当检测第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2的占空比时，占空比检测器510可以生成步进控制信号sdc。每当生成第一至第四占空比检测信号fdcd1《1:m》、sdcd1《1:m》、fdcd2《1:m》和sdcd2《1:m》时，占空比检测器510可以生成步进控制信号sdc。步进控制信号sdc可以被提供给延迟控制器520。占空比检测器510还可以接收操作模式信号dcm。当操作模式信号dcm被使能时，占空比检测器510可以被激活以检测第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2的占空比，由此生成步进控制信号sdc。当操作模式信号dcm被禁止时，占空比检测器510可以被去激活而不检测第一至第四延迟时钟信号fclk1、sclk1、fclk2和sclk2的占空比，因此不生成步进控制信号sdc。
[0054]
延迟控制器520可以接收相位检测信号pd。延迟控制器520可以基于相位检测信号pd生成延迟控制信号dcs《1:n》。延迟控制器520可以根据相位检测信号pd的逻辑电平来增大或减小延迟控制信号dcs《1:n》的值。延迟控制器520可以从占空比检测器510接收步进控制信号sdc。延迟控制器520可以基于步进控制信号sdc来改变延迟控制信号dcs《1:n》的值。延迟控制器520可以在每当接收到步进控制信号sdc时逐渐地增大或减小延迟控制信号dcs《1:n》的值。延迟控制器520还可以接收操作模式信号dcm。当操作模式信号dcm被使能时，延迟控制器520可以初始化延迟控制信号dcs《1:n》并且可以基于步进控制信号sdc来逐渐地改变延迟控制信号dcs《1:n》的值。当操作模式信号dcm被禁止时，延迟控制器520可以基于相位检测信号pd来改变延迟控制信号dcs《1:n》的值。
[0055]
选择控制器530可以从占空比检测器510接收第一至第四占空比检测信号fdcd1《1:m》、sdcd1《1:m》、fdcd2《1:m》和sdcd2《1:m》。选择控制器530可以累积和存储第一至第四占空比检测信号fdcd1《1:m》、sdcd1《1:m》、fdcd2《1:m》和sdcd2《1:m》。选择控制器530可以基于累积和存储的第一至第四占空比检测信号fdcd1《1:m》、sdcd1《1:m》、fdcd2《1:m》和
sdcd2《1:m》来选择性地使能第一至第四选择信号fsel《1》、ssel《1》、fsel《2》和ssel《2》。当第一占空比检测信号fdcd1《1:m》在参考范围内改变时，选择控制器530可以确定第一延迟线411具有良好特性并且可以使能第一选择信号fsel《1》。当第一占空比检测信号fdcd1《1:m》改变超过参考范围时，选择控制器530可以确定第一延迟线411具有低劣特性并且可以禁止第一选择信号fsel《1》。当第二占空比检测信号sdcd1《1:m》在参考范围内改变时，选择控制器530可以确定第二延迟线412具有良好特性并且可以使能第二选择信号ssel《1》。当第二占空比检测信号sdcd1《1:m》改变超过参考范围时，选择控制器530可以确定第二延迟线412具有低劣特性并且可以禁止第二选择信号ssel《1》。当第三占空比检测信号fdcd2《1:m》在参考范围内改变时，选择控制器530可以确定第三延迟线421具有良好特性并且可以使能第三选择信号fsel《2》。当第三占空比检测信号fdcd2《1:m》改变超过参考范围时，选择控制器530可以确定第三延迟线421具有低劣特性并且可以禁止第三选择信号fsel《2》。当第四占空比检测信号sdcd2《1:m》在参考范围内改变时，选择控制器530可以确定第四延迟线422具有良好特性并且可以使能第四选择信号ssel《2》。当第四占空比检测信号sdcd2《1:m》改变超过参考范围时，选择控制器530可以确定第四延迟线422具有低劣特性并且可以禁止第四选择信号ssel《2》。
[0056]
选择控制器530可以如表2中所示进行操作。
[0057]
[表2]
[0058]
fclk1fclk2fsel《1》fsel《2》sclk1sclk2ssel《1》ssel《2》良好良好使能禁止良好良好使能禁止良好低劣使能禁止良好低劣使能禁止低劣良好禁止使能低劣良好禁止使能低劣低劣使能使能低劣低劣使能使能
[0059]
参考表2，当第一延迟时钟信号fclk1的占空比和第三延迟时钟信号fclk2的占空比两者都在参考范围内改变时，选择控制器530可以确定第一延迟线411和第三延迟线421两者都具有良好特性，并且可以使能第一选择信号fsel《1》和第三选择信号fsel《2》之中的一个选择信号。例如，选择控制器530可以使能第一选择信号fsel《1》，而禁止第三选择信号fsel《2》。当第一延迟时钟信号fclk1的占空比在参考范围内改变、但是第三延迟时钟信号fclk2的占空比改变超过参考范围时，选择控制器530可以确定第一延迟线411具有良好特性，但是可以确定第三延迟线421具有低劣特性。因此，选择控制器530可以使能第一选择信号fsel《1》，而禁止第三选择信号fsel《2》。当第三延迟时钟信号fclk2的占空比在参考范围内改变、但是第一延迟时钟信号fclk1的占空比改变超过参考范围时，选择控制器530可以确定第三延迟线421具有良好特性，但是可以确定第一延迟线411具有低劣特性。因此，选择控制器530可以使能第三选择信号fsel《2》，而禁止第一选择信号fsel《1》。当第一延迟时钟信号fclk1的占空比和第三延迟时钟信号fclk2的占空比两者都改变超过参考范围时，选择控制器530可以确定第一延迟线411和第三延迟线421两者都具有低劣特性，并且可以使能第一选择信号fsel《1》和第三选择信号fsel《2》两者。
[0060]
当第二延迟时钟信号sclk1的占空比和第四延迟时钟信号sclk2的占空比两者都在参考范围内改变时，选择控制器530可以确定第二延迟线412和第四延迟线422两者都具有良好特性，并且可以使能第二选择信号ssel《1》和第四选择信号ssel《2》之中的一个选择
信号。例如，选择控制器530可以使能第二选择信号ssel《1》，而禁止第四选择信号ssel《2》。当第二延迟时钟信号sclk1的占空比在参考范围内改变、但是第四延迟时钟信号sclk2的占空比改变超过参考范围时，选择控制器530可以确定第二延迟线412具有良好特性，但是可以确定第四延迟线422具有低劣特性。因此，选择控制器530可以使能第二选择信号ssel《1》，而禁止第四选择信号ssel《2》。当第四延迟时钟信号sclk2的占空比在参考范围内改变、但是第二延迟时钟信号sclk1的占空比改变超过参考范围时，选择控制器530可以确定第四延迟线422具有良好特性，但是可以确定第二延迟线412具有低劣特性。因此，选择控制器530可以使能第四选择信号ssel《2》，而禁止第二选择信号ssel《1》。当第二延迟时钟信号sclk1的占空比和第四延迟时钟信号sclk2的占空比两者都改变超过参考范围时，选择控制器530可以确定第二延迟线412和第四延迟线422两者都具有低劣特性，并且可以使能第二选择信号ssel《1》和第四选择信号ssel《2》两者。
[0061]
在监测第一至第四延迟线411、412、421和422的特性之后，选择控制器530可以固定第一至第四选择信号fsel《1》、ssel《1》、fsel《2》和ssel《2》的状态。在实施例中，选择控制器530可以包括用于固定第一至第四选择信号fsel《1》、ssel《1》、fsel《2》和ssel《2》的状态的寄存器或一次性可编程存储器。
[0062]
图6是示出图4所示的被选相位混合电路440的配置的图。参考图6，第一被选相位混合电路441可以包括第一驱动器610、第二驱动器620和第三驱动器630。第一驱动器610可以接收第一延迟时钟信号fclk1和第一选择信号fsel《1》。当第一选择信号fsel《1》被使能时，第一驱动器610可以驱动第一延迟时钟信号fclk1，并且可以向第一公共节点cn1输出被驱动的第一延迟时钟信号fclk1。第一驱动器610可以是反相器。当第一选择信号fsel《1》具有逻辑高电平并且第一选择信号fsel《1》的互补信号fselb《1》具有逻辑低电平时，第一驱动器610可以对第一延迟时钟信号fclk1进行反相驱动，并且可以向第一公共节点cn1输出被反相驱动的第一延迟时钟信号fclk1。第二驱动器620可以接收第三延迟时钟信号fclk2和第三选择信号fsel《2》。当第三选择信号fsel《2》被使能时，第二驱动器620可以驱动第三延迟时钟信号fclk2，并且可以向第一公共节点cn1输出被驱动的第三延迟时钟信号fclk2。第二驱动器620可以是反相器。当第三选择信号fsel《2》具有逻辑高电平并且第三选择信号fsel《2》的互补信号fselb《2》具有逻辑低电平时，第二驱动器620可以对第三延迟时钟信号fclk2进行反相驱动，并且可以向第一公共节点cn1输出被反相驱动的第三延迟时钟信号fclk2。分别从第一驱动器610和第二驱动器620输出的时钟信号的相位可以在第一公共节点cn1处被混合。第三驱动器630可以耦接到第一公共节点cn1。第三驱动器630可以驱动通过第一公共节点cn1提供的时钟信号，以输出被驱动时钟信号作为第一相位时钟信号fclkd。当第一选择信号fsel《1》被使能、但是第三选择信号fsel《2》被禁止时，第二驱动器620可以被去激活，并且第一驱动器610可以驱动第一延迟时钟信号fclk1以向第一公共节点cn1输出被驱动的第一延迟时钟信号fclk1。第三驱动器630可以对被驱动的第一延迟时钟信号fclk1进行驱动以生成第一相位时钟信号fclkd。第一相位时钟信号fclkd可以具有对应于第一延迟时钟信号fclk1的相位。当第三选择信号fsel《2》被使能、但是第一选择信号fsel《1》被禁止时，第一驱动器610可以被去激活，并且第二驱动器620可以驱动第三延迟时钟信号fclk2以向第一公共节点cn1输出被驱动的第三延迟时钟信号fclk2。第三驱动器630可以对被驱动的第三延迟时钟信号fclk2进行驱动以生成第一相位时钟信号fclkd。该
第一相位时钟信号fclkd可以具有对应于第三延迟时钟信号fclk2的相位。当第一选择信号fsel《1》和第三选择信号fsel《2》两者都被使能时，第一驱动器610可以驱动第一延迟时钟信号fclk1以向第一公共节点cn1输出被驱动的第一延迟时钟信号fclk1，并且第二驱动器620可以驱动第三延迟时钟信号fclk2以向第一公共节点cn1输出被驱动的第三延迟时钟信号fclk2。被驱动的第一延迟时钟信号fclk1的相位和被驱动的第三延迟时钟信号fclk2的相位可以在第一公共节点cn1处被混合。第三驱动器630可以驱动具有在第一公共节点cn1处混合的相位的时钟信号，以生成第一相位时钟信号fclkd。该第一相位时钟信号fclkd可以具有与第一延迟时钟信号fclk1和第三延迟时钟信号fclk2之间的相位差的中间值相对应的相位。
[0063]
第二被选相位混合电路442可以包括第四驱动器640、第五驱动器650和第六驱动器660。第四驱动器640可以接收第二延迟时钟信号sclk1和第二选择信号ssel《1》。当第二选择信号ssel《1》被使能时，第四驱动器640可以驱动第二延迟时钟信号sclk1，并且可以向第二公共节点cn2输出被驱动的第二延迟时钟信号sclk1。第四驱动器640可以是反相器。当第二选择信号ssel《1》具有逻辑高电平并且第二选择信号ssel《1》的互补信号sselb《1》具有逻辑低电平时，第四驱动器640可以对第二延迟时钟信号sclk1进行反相驱动，并且可以向第二公共节点cn2输出被反相驱动的第二延迟时钟信号sclk1。第五驱动器650可以接收第四延迟时钟信号sclk2和第四选择信号ssel《2》。当第四选择信号ssel《2》被使能时，第五驱动器650可以驱动第四延迟时钟信号sclk2，并且可以向第二公共节点cn2输出被驱动的第四延迟时钟信号sclk2。第五驱动器650可以是反相器。当第四选择信号ssel《2》具有逻辑高电平并且第四选择信号ssel《2》的互补信号sselb《2》具有逻辑低电平时，第五驱动器650可以对第四延迟时钟信号sclk2进行反相驱动并且可以向第二公共节点cn2输出被反相驱动的第四延迟时钟信号sclk2。分别从第四驱动器640和第五驱动器650输出的时钟信号的相位可以在第二公共节点cn2处被混合。第六驱动器660可以耦接到第二公共节点cn2。第六驱动器660可以驱动通过第二公共节点cn2所提供的时钟信号以输出被驱动时钟信号作为第二相位时钟信号sclkd。当第二选择信号ssel《1》被使能、但是第四选择信号ssel《2》被禁止时，第五驱动器650可以被去激活，并且第四驱动器640可以驱动第二延迟时钟信号sclk1以向第二公共节点cn2输出被驱动的第二延迟时钟信号sclk1。第六驱动器660可以对被驱动的第二延迟时钟信号sclk1进行驱动以生成第二相位时钟信号sclkd。该第二相位时钟信号sclkd可以具有对应于第二延迟时钟信号sclk1的相位。当第四选择信号ssel《2》被使能、但是第二选择信号ssel《1》被禁止时，第四驱动器640可以被去激活，并且第五驱动器650可以驱动第四延迟时钟信号sclk2以向第二公共节点cn2输出被驱动的第四延迟时钟信号sclk2。第六驱动器660可以对被驱动的第四延迟时钟信号sclk2进行驱动以生成第二相位时钟信号sclkd。该第二相位时钟信号sclkd可以具有对应于第四延迟时钟信号sclk2的相位。当第二选择信号ssel《1》和第四选择信号ssel《2》两者都被使能时，第四驱动器640可以驱动第二延迟时钟信号sclk1以向第二公共节点cn2输出被驱动的第二延迟时钟信号sclk1，并且第五驱动器650可以驱动第四延迟时钟信号sclk2以向第二公共节点cn2输出被驱动的第四延迟时钟信号sclk2。被驱动的第二延迟时钟信号sclk1的相位和被驱动的第四延迟时钟信号sclk2的相位可以在第二公共节点cn2处被混合。第六驱动器660可以驱动具有在第二公共节点cn2处混合的相位的时钟信号，以生成第二相位时钟信号sclkd。该第二
相位时钟信号sclkd可以具有与第二延迟时钟信号sclk1和第四延迟时钟信号sclk2之间的相位差的中间值相对应的相位。
[0064]
图7是示出根据实施例的半导体系统700的结构的图。参考图7，半导体系统700可以包括外部装置710和半导体装置720。外部装置710可以提供半导体装置720进行操作所需的各个控制信号。外部装置710可以包括各种各样的设备。例如，外部装置710可以是诸如处理器或控制器的主机设备，并且可以包括中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)、数字信号处理器、应用处理器(ap)和存储控制器。而且，外部装置710可以是被配置为测试半导体装置720的测试设备或测试器材。例如，半导体装置720可以是存储器件，并且该存储器件可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态随机存取存储器(静态ram；sram)、动态ram(dram)和同步dram(sdram)。非易失性存储器可以包括只读存储器(rom)、可编程rom(prom)、电可擦除可编程只读存储器(eeprom)、电可编程rom(eprom)、闪速存储器、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、铁电ram(fram)等等。
[0065]
半导体装置720可以通过多个总线耦接到外部装置710。多个总线中的每一个可以是配置为传递信号的传输线、链路或信道。多个总线可以包括时钟总线701、命令地址总线702和数据总线703。时钟总线701和命令地址总线702中的每一个可以是单向总线，并且数据总线703可以是双向总线。半导体装置720可以通过时钟总线701耦接到外部装置710，并且可以通过时钟总线701接收系统时钟信号clk。系统时钟信号clk可以包括一对或多对时钟信号。半导体装置720可以通过命令地址总线702接收命令地址信号ca。命令地址信号ca可以包括多个比特位。同步于系统时钟信号clk，半导体装置720可以接收命令地址信号ca。半导体装置720可以通过数据总线703耦接到外部装置710。半导体装置720可以通过数据总线703从外部装置710接收数据dq。半导体装置720可以通过数据总线703向外部装置710提供数据dq。
[0066]
外部装置710可以包括系统时钟生成电路711、占空比监测电路712和命令生成电路713。系统时钟生成电路711可以生成系统时钟信号clk。系统时钟生成电路711可以包括诸如锁相环电路的振荡电路，其能够生成具有预定周期的时钟信号。系统时钟生成电路711可以通过时钟发送器711-1耦接到时钟总线701。系统时钟生成电路711可以生成系统时钟信号clk，并且时钟发送器711-1可以通过时钟总线701向半导体装置720提供系统时钟信号clk。如在本文关于参数所使用的词语“预定”(诸如预定周期等等)意指在处理或算法中使用参数之前确定了该参数的值。对于某些实施例，在处理或算法开始之前确定参数的值。在其他实施例中，在处理或算法期间、但是在处理或算法中使用参数之前，确定该参数的值。
[0067]
占空比监测电路712可以接收从半导体装置720提供的数据dq，并且可以监测数据dq。如稍后所描述的，占空比监测电路712可以检测数据dq的占空比和/或有效时长，以监测由半导体装置720生成的内部时钟信号inclk的占空比。占空比监测电路712可以通过数据接收器712-1耦接到数据总线703。数据接收器712-1可以接收通过数据总线703提供的数据dq，并且占空比监测电路712可以监测所接收的数据dq的占空比和/或有效时长。占空比监测电路712可以检测数据dq的占空比和/或有效时长，以生成命令控制信号cmdc。
[0068]
命令生成电路713可以从占空比监测电路712接收命令控制信号cmdc。命令生成电路713可以基于命令控制信号cmdc来生成命令地址信号ca。命令生成电路713可以通过命令
发送器713-1耦接到命令地址总线702。命令生成电路713可以基于命令控制信号cmdc来生成命令地址信号ca，并且命令发送器713-1可以通过命令地址总线702向半导体装置720提供命令地址信号ca。由命令生成电路713生成的命令地址信号ca可以包括用于生成图1和图4所示的选择信号sel《1:2》、fsel《1:2》和ssel《1:2》的信息。命令生成电路713还可以接收操作模式信号dcm。基于操作模式信号dcm，命令生成电路713可以生成命令地址信号ca，以用于生成选择信号sel《1:2》、fsel《1:2》和ssel《1:2》的各种组合。例如，当一起参考图1时，命令生成电路713可以在第一区段中生成用于使能第一选择信号sel《1》而禁止第二选择信号sel《2》的命令地址信号ca，由此监测第一延迟线111的特性和第二延迟线112的特性。命令生成电路713可以在第二区段中生成用于禁止第一选择信号sel《1》而使能第二选择信号sel《2》的命令地址信号ca。命令生成电路713可以在第三区段中生成用于使能第一选择信号sel《1》和第二选择信号sel《2》两者的命令地址信号ca。
[0069]
半导体装置720可以包括内部时钟生成电路721、命令解码器722、时钟分配网络723和数据输出电路724。内部时钟生成电路721可以通过时钟接收器721-1耦接到时钟总线701，并且可以基于通过时钟总线701提供的系统时钟信号clk来生成多个内部时钟信号inclk。可以应用图1和图4所示的时钟生成电路100和400之中的一个时钟生成电路来作为内部时钟生成电路721。然而，与时钟生成电路100和400无关，内部时钟生成电路721可以不生成选择信号sel《1:2》、fsel《1:2》和ssel《1:2》。内部时钟生成电路721可以接收选择信号sel，该选择信号sel是基于通过命令地址总线702提供的命令地址信号ca而生成的。可以不同地修改内部时钟生成电路721中所包括的延迟控制电路以便使内部时钟生成电路721接收基于命令地址信号ca生成的选择信号sel。内部时钟生成电路721可以从外部装置710接收选择信号sel，并且因此内部时钟生成电路721可以不必设有诸如图2和图5所示的选择控制器230和530的电路。例如，内部时钟生成电路721可以仅包括图2和图5所示的延迟控制电路120和430中所包括的元件当中的延迟控制器220和520。基于操作模式信号dcm，延迟控制器220和520可以初始化延迟控制信号dcs《1:n》，并且可以以预定时间间隔逐渐地增大或减小延迟控制信号dcs《1:n》的值，因此逐渐地增大或减小用来提供内部时钟生成电路721的延迟线的延迟量。预定时间间隔可以对应于与基于延迟控制信号dcs《1:n》生成的内部时钟信号inclk同步地向外部装置710提供数据dq的时间量。
[0070]
命令解码器722可以通过命令接收器722-1耦接到命令地址总线702。命令解码器722可以接收通过命令地址总线702提供的命令地址信号ca，并且可以解码命令地址信号ca以生成选择信号sel。
[0071]
时钟分配网络723可以接收内部时钟信号inclk，并且可以基于内部时钟信号inclk来生成数据选通信号dqs。时钟分配网络723可以驱动内部时钟信号inclk，并且可以将被驱动的内部时钟信号inclk分配给多个数据输出电路(未图示)。可以将由时钟分配网络723驱动的内部时钟信号inclk作为数据选通信号dqs提供到多个数据输出电路。尽管图7示范出单个数据输出电路724耦接到数据总线703，但半导体系统700可以包括多个数据总线，并且半导体装置720可以包括分别耦接到多个数据总线的多个输出数据电路。多个数据输出电路可以共同地接收数据选通信号dqs。
[0072]
数据输出电路724可以耦接到数据总线703，并且可以通过数据总线703向外部装置710提供数据dq。数据输出电路724可以接收半导体装置720的内部数据ind和数据选通信
号dqs。同步于数据选通信号dqs，数据输出电路724可以输出内部数据ind作为数据dq。数据输出电路724可以包括输出驱动器724-1和数据发送器724-2。输出驱动器724-1可以接收内部数据ind和操作模式信号dcm。当操作模式信号dcm被禁止时，即，在正常模式中，输出驱动器724-1可以驱动内部数据ind以向数据发送器724-2输出被驱动的内部数据ind。当操作模式信号dcm被使能时，即，在监测模式中，输出驱动器724-1可以生成具有预定模式的数据而非内部数据ind。当操作模式信号dcm被使能时，输出驱动器724-1可以向数据发送器724-2输出具有“1、0、0、0”、“0、1、0、0”、“0、0、1、0”或“0、0、0、1”模式的数据。同步于数据选通信号dqs，数据发送器724-2可以将从输出驱动器724-1提供的数据作为数据dq输出到数据总线703。当内部时钟信号inclk包括如参考图1和图4所描述的四个内部时钟信号inclk1、inclk2、inclk3和inclk4时，占空比监测电路712可以基于具有预定模式并且从半导体装置720提供的数据dq来检测四个内部时钟信号inclk1、inclk2、inclk3和inclk4当中的相位偏斜。
[0073]
在下文中，将参考图1和图7描述根据实施例的半导体系统700的操作。在监测模式内的第一区段中，命令生成电路713可以生成命令地址信号ca，以使能第一选择信号sel《1》，而禁止第二选择信号sel《2》。基于第一延迟时钟信号clkd1，内部时钟生成电路721可以生成内部时钟信号inclk。与基于内部时钟信号inclk生成的数据选通信号dqs同步地，数据输出电路724可以向外部装置710输出具有预定模式的数据dq。占空比监测电路712可以接收从半导体装置720提供的数据dq，并且可以检测数据dq的占空比和/或有效时长。内部时钟生成电路721可以以预定时间间隔增大或减小第一延迟线111的延迟量和第二延迟线112的延迟量，以生成内部时钟信号inclk。占空比监测电路712可以在累积和检测数据dq的占空比和/或有效时长时确定第一延迟线111是否具有良好特性。在监测模式内的第二区段中，命令生成电路713可以生成命令地址信号ca，以使能第二选择信号sel《2》而禁止第一选择信号sel《1》。基于第二延迟时钟信号clkd2，内部时钟生成电路721可以生成内部时钟信号inclk。与基于内部时钟信号inclk生成的数据选通信号dqs同步地，数据输出电路724可以向外部装置710输出具有预定模式的数据dq。占空比监测电路712可以接收从半导体装置720提供的数据dq，并且可以检测数据dq的占空比和/或有效时长。内部时钟生成电路721可以以预定时间间隔增大或减小第一延迟线111的延迟量和第二延迟线112的延迟量，以生成内部时钟信号inclk。占空比监测电路712可以在累积和检测数据dq的占空比和/或有效时长时确定第二延迟线112是否具有良好特性。在监测模式内的第三区段中，命令生成电路713可以生成命令地址信号ca，以使能第一选择信号sel《1》和第二选择信号sel《2》两者。基于具有第一延迟时钟信号clkd1的相位和第二延迟时钟信号clkd2的相位被混合的相位的时钟信号，内部时钟生成电路721可以生成内部时钟信号inclk。与基于内部时钟信号inclk生成的数据选通信号dqs同步地，数据输出电路724可以向外部装置710输出具有预定模式的数据dq。占空比监测电路712可以接收从半导体装置720提供的数据dq，并且可以检测数据dq的占空比和/或有效时长。内部时钟生成电路721可以以预定时间间隔增大或减小第一延迟线111的延迟量和第二延迟线112的延迟量，以生成内部时钟信号inclk。占空比监测电路712可以在累积和检测数据dq的占空比和/或有效时长时确定与利用第一延迟线111和第二延迟线112中的任一个时相比将第一延迟线111和第二延迟线112两者一起利用时是否获取更好的特性。当完成对第一延迟线111和第二延迟线112的监测时，命令生成电路713可以
基于命令控制信号cmdc来生成命令地址信号ca，以便选择能够生成具有最佳特性的内部时钟信号inclk的第一延迟线111和第二延迟线112的组合。内部时钟生成电路721可以接收基于命令地址信号ca生成的选择信号sel并将该选择信号sel存储于其中。例如，当第一延迟线111具有良好特性、但是第二延迟线112具有低劣特性时，命令生成电路713可以生成命令地址信号ca，以便使能第一选择信号sel《1》，而禁止第二选择信号sel《2》。内部时钟生成电路721在其中存储选择信号sel，并且可以被设置为在正常模式中仅仅通过第一延迟线111来生成内部时钟信号inclk。
[0074]
尽管已经在上面描述了某些实施例，但本领域的技术人员将理解，所描述的实施例仅仅作为示例。因此，时钟生成电路和使用其的半导体系统不应当基于所描述的实施例而受限。更确切而言，在本文描述的时钟生成电路和使用其的半导体系统应当仅仅受限于结合以上描述和附图的所附权利要求。