层上共生网络的制作方法

层上共生网络
1.分案说明
2.本技术是于2020年05月26日提交的申请号为202080040869.2、名称为“层上共生网络”的中国发明专利申请的分案申请。
3.相关申请的交叉引用
4.本技术要求于2019年6月5日提交的美国临时专利申请号62/857,578的申请日的权益，其公开内容通过引用并入本文。


背景技术：

5.片上系统(soc)是一种集成电路，其通常在单个外壳中的单个衬底上包括计算机或其他此类电气系统的组件。soc内的组件可以包括处理器、存储器、控制器、电源管理、网络控制器和其他此类计算机组件的任何组合。通过将这些组件集成到soc的单个外壳中的单个衬底上，相对于组件被分立实现的情况，由组件所占用的空间量可以减少。
6.通过使用通信子系统来控制soc的组件之间的通信，以及soc的组件和封装外组件(诸如不位于soc外壳中的存储器)之间的通信。通信子系统可以经由一个或多个计算机总线和/或交叉开关来在soc的组件之间路由数据。随着soc内的组件数目的增加，总线和交叉开关的数目也增加。在一些情形中，总线和交叉开关的长度也可能增加。总线和交叉开关数目以及总线和交叉开关的长度的增加可能导致soc的功耗增加以及通信延迟。
7.在具有三维(3d)封装结构的soc中，诸如具有多层的soc，在每一层中的衬底上具有计算机或其他此类电气系统的组件，组件的3d足迹可以进一步限制在层之间以及在层上可能的通信路径。就此而言，在层之间的通信子系统可用的可能路径的数目，可能局限于组件在相邻堆叠层上不重叠的位置。因此，位于不同层上的组件之间的通信路径的长度可能会增加，这可能导致soc的功耗增加以及通信延迟。此外，位于一层上的较大组件可能会阻挡另一层的衬底的一部分，从而需要第二层的通信子系统绕过该组件进行路由。
8.一些soc已经实现了片上网络(noc)通信子系统。在noc通信子系统中，每个网络接口都与soc的一个组件相关联，网络接口将要被传递给其他组件的数据进行打包。网络接口与互连的路由器集合进行通信，路由器将打包数据引导到其预期的目的地组件。目的地组件处的网络接口可以将数据解包并将解包的数据传递到目的地组件。
9.noc通信子系统可以通过将打包的数据通过更直接的通信路径引导到其目的地组件，来减少通常在总线和交叉开关通信子系统中遇到的通信延迟。然而，noc通信子系统仍可能遭受由低效通信路径所引起的延迟，这是由于soc中的衬底上的组件的密度导致衬底上的空间有限所产生的。就此而言，noc通信子系统可能需要绕过组件进行路由，从而增加了通信路径的长度。
10.处理器通常使用noc通信子系统来从位于处理器管芯之外的缓存存储器(诸如l2或l3缓存存储器)中取回数据。鉴于处理器芯片周围的空间有限，l2缓存存储器的大小可能会受到限制。如此，处理器可能需要依赖距处理器管芯较远的、通常更慢的l3缓存存储器或封装外缓存存储器(诸如通常位于soc外部的l4缓存存储器)。noc通信子系统的使用可以为
l3和l4缓存提供比先前用总线和交叉开关通信子系统更有效的读写操作。然而，由于数据在处理器与l3和l4缓存之间行进需要距离，因此处理器可能需要延迟处理，因为它等待来自l3和l4缓存的数据。


技术实现要素：

11.本公开的各方面提供了一种片上系统(soc)。soc可以包括多个网络层和器件层。多个网络层可以包括第一网络层和第二网络层。每个网络层可以包括一个或多个路由器。第一器件层可以包括一个或多个组件。第一器件层可以具有有源表面和相对的第二表面。有源表面可以接合到第二网络层并且相对的第二表面可以接合到第一网络层。
12.在一些示例中，第一网络层和第二网络层被配置为将数据路由到第一器件层上的一个或多个组件，并且从第一器件层上的一个或多个组件路由数据。在一些情形中，一个或多个组件中的至少一个组件包括网络接口，其中网络接口经由导电结构将至少一个组件连接到第一网络层和第二网络层。在一些情形中，导电结构包括迹线、过孔、接触件或端子中的一个或多个。在一些情形中，网络接口被配置为对数据进行打包和解包。
13.在一些示例中，第一器件层包括专用集成电路(asic)层或存储器层中的至少一个。
14.在一些示例中，多个网络层各自包括具有一个或多个接触件的有源表面；以及与具有一个或多个接触件的有源表面相对的第二表面。在一些情形中，第二网络层的第二表面接合到第一器件层的有源表面并且第一网络层的有源表面接合到第一器件层的第二表面。
15.在一些示例中，soc包括存储器层，该存储器层包括具有一个或多个接触件的有源表面，存储器层的有源表面接合到第二网络层的有源表面。在一些情形中，存储器层包括一个或多个存储器段，一个或多个存储器段中的每个存储器段，经由一个或多个导电结构而被连接到第二网络层中的一个或多个路由器中的至少一个。在一些情形中，第二网络层被配置为在第一器件层中的一个或多个组件与一个或多个存储器段之间路由数据。在一些示例中，第一器件层与第一网络层和第二网络层之间的接合以及存储器层与第二网络层之间的接合经由zibond直接接合和/或直接接合互连(dbi)混合接合来形成。
16.在一些情形中，soc包括包含一个或多个组件的第二器件层，第二器件层具有有源表面和相对的第二表面，相对的第二表面接合到第二网络层的有源表面。
17.在一些情形中，soc包括包含一个或多个组件的第三器件层，第三器件层具有有源表面和相对的第二表面，有源表面接合到第一网络层的第二表面。在一些示例中，第一网络层和第二网络层被配置为在第三器件层上的一个或多个组件与第二器件层中的一个或多个组件之间路由数据。
18.在一些情形中，第一器件层与第一网络层和第二网络层之间的接合、第二器件层与第二网络层之间的接合，以及第三器件层与第一网络层之间的接合，经由zibond直接接合和/或直接接合互连(dbi)混合接合来形成。
19.在一些示例中，一个或多个组件包括处理器、图形处理单元(gpu)、逻辑板、数字声音处理器(dsp)或网络适配器中的一个或多个。在一些情形中，第一网络层和第二网络层被配置为忽略有故障的存储器段或有故障的处理器。
20.在一些示例中，第一网络层和第二网络层的一个或多个路由器经由每个相应的网络层中的一个或多个路由迹线连接。
21.在一些情形中，第一网络层和第二网络层连接到位于soc外部的存储器。
附图说明
22.图1是根据本公开的各方面的包括三层的soc的侧截面图。
23.图2是根据本公开的各方面的专用集成电路(asic)层的俯视图。
24.图3是根据本公开的各方面的asic层的侧截面图。
25.图4是根据本公开的各方面的网络层的俯视图。
26.图5是根据本公开的各方面的多个器件层的互连的横截面侧视图。
27.图6是根据本公开的各方面的存储器层的俯视图。
28.图7是根据本公开的各方面的通过多个器件层和多个网络层的数据通信路径的横截面侧视图。
29.图8a和图8b描绘了根据本公开的各方面的器件层和网络层的互连的横截面侧视图，该互连具有布置在其中的填料。
30.图9a是根据本公开的各方面的网络层和器件层的组件的俯视图。
31.图9b是根据本公开的各方面的通过不同器件层之间的多个网络层的数据通信路径的俯视图。
32.图10a示出了根据本公开的各方面的器件层和网络层的互连。
33.图10b示出了根据本公开的各方面的器件层和网络层的互连。
34.图11是根据本公开的各方面的具有缺陷存储器段的存储器层和器件层的透视图。
具体实施方式
35.该技术涉及具有一个或多个网络层的片上系统(soc)。传统的soc利用通信子系统(诸如noc)来实现soc中的组件之间的通信。然而，由于soc衬底上空间的有限可用性，有效路由通信子系统的能力可能受到阻碍，这可能会导致组件之间的数据通信的速度降低，并且在一些情形中会导致处理瓶颈。如本文所述，可以将通信子系统移动到一个或多个网络层，位于器件层上方、下方或附近，诸如专用集成电路(asic)层和存储器层。通过这样做，可以实现通信子系统的更有效的路由，因为通信子系统的路由可以不被器件层上的组件阻碍或以其他方式限制。结果，数据在通信期间行进的距离可以减少并且数据到其目的地的路由可以更直接。
36.在一些情形中，存储器层可以位于网络层上方、下方或附近，以为asic层上的处理器或其他组件提供增加的存储器可用性。存储器层上的存储器可以操作为l2缓存存储器。由于soc上的l2缓存存储器的量较大，因此来自距处理器管芯较远的存储器(诸如l3缓存存储器或诸如l4缓存存储器的封装外存储器)的数据请求数目可能会显著减少，从而限制或消除了对非包装数据请求的需求，并允许增加操作频率。
37.图1图示了包括两个器件层和一个网络层的片上系统101。soc101包括：第一器件层，诸如专用集成电路(asic)层102、网络层104；以及第二器件层，诸如存储器层106。片上系统101中所示的示例性结构为了便于解释网络层104的操作，仅描绘了在asic层102和存
储器层104之间形成的一个网络层104。注意，根据需要，在片上系统101中的许多器件层之间可以形成附加网络层，这在本文中被更详细地描述。
38.网络层104可以具有有源表面122和与有源表面122相对的第二表面115。网络层104的有源表面122可以接合到存储器层106的有源表面116。网络层104的第二表面115可以接合到asic层102的有源表面112。虽然未示出，但是asic层102的第二表面113可以包括其他电子组件或与其他电子组件连接，这在本文中被详细地描述。
39.如在本公开中所使用的，关于asic层102、网络层104、存储器层106或具有平坦表面的另一层，诸如接触件、端子等等之类的导电结构在层的表面“处”或“上”的陈述指示：当相应层未与任何其他元件组装时，导电结构可用于与理论点接触件，该理论点沿垂直于该层的表面的方向从层外朝向层的表面移动。因此，位于层的表面处的端子或其他导电结构可以从该表面突出；可以与该表面齐平；或者可以在相应层中的孔或凹部中相对于该表面凹陷。在一些实施例中，导电结构可以被附接到表面或者可以被安置在所述表面上的一层或多层涂层中。
40.在图1中，第一方向d1在本文中被称为“水平”或“横向”方向，其可以被认为是x轴)，而由第二方向d2图示的垂直于soc 101的方向在本文中被称为向上或向下方向并且在本文中也被称为“纵向”方向或z轴。图2图示了垂直于方向d1的第三方向d3。方向d3也可以被认为是“水平”或“横向”方向或y轴。本文所指的方向在所指结构的参考系中。因此，这些方向可以位于相对于法线或重力参考系的任何取向。一个特征比另一个特征被安置在“表面上方”更高高度的陈述意味着一个特征在相同的正交方向上与另一个特征相比在远离表面的距离更大处。相反，一个特征比另一个特征被安置在“表面上方”更少高度的陈述意味着一个特征在相同的正交方向上与另一个特征相比在远离表面的距离更小处。
41.图2示出了asic层102的俯视图，为了清楚起见，移除了有源表面112。asic层102包括衬底202和安装、制造或以其他方式位于衬底202上的组件。组件包括处理器220a-220c、图形处理单元(gpu)230、逻辑板260、数字声音处理器(dsp)270和网络适配器280。asic层102可以包括通常在asic器件或其他这样的计算器件中发现的组件的任何组合。所示安装在衬底202上的组件仅用于说明目的。在一个soc上可以包括多于一个的asic层或其他类型的器件层。
42.如本文中所使用的，术语“组件”可以指的是一个或多个功能块。功能块可以是单一的或复杂的电路，内置于层中或层上以执行某些电气功能。组件可以在内部或外部互连在一起以形成许多微电路、更大的电路或任何合适类型的集成电路。如本文所述的组件和功能块可根据需要应用于任何类型或数目的电气结构和/或元件。
43.asic层102中的每个组件可以包括网络接口，该网络接口使得组件能够通过本文描述的网络层104中的网络进行通信。图2示出了网络接口，包括处理器220a-220中的网络接口221a-221c、gpu 230中的网络接口231、逻辑板260中的网络接口261、dsp 270中的网络接口271和网络适配器280中的网络接口281。尽管图2中的网络接口被图示为在相应的组件内，但是网络接口可以位于它们相应的组件附近。
44.asic层102的衬底202可以由一种或多种半导体材料构成，诸如包括以下中的至少一个的材料：晶体硅(例如si《100》或si《111》)、氧化硅、应变硅、硅锗、锗、掺杂或未掺杂的多晶硅、掺杂或未掺杂的硅晶片和图案化或未图案化的晶片绝缘体上硅(soi)(例如，安置
在硅晶体衬底上的掩埋介电层)、碳掺杂的氧化硅、氮化硅、掺杂硅、锗、砷化镓、玻璃和蓝宝石。在一些实施例中，衬底202(或本文公开的任何衬底)可以由诸如半导体材料、陶瓷、玻璃、液晶聚合物材料、复合材料诸如玻璃环氧树脂或纤维增强复合材料、层压结构或其组合的材料制成。
45.当层被面对面接合(例如，有源表面到有源表面，有源表面到第二表面，或第二表面到第二表面，如本文所述)时，器件层之间和/或器件层和网络层之间的纵向距离可以小到微米。从层的底部穿过层到相邻的面对面接合的层的纵向距离，使得该距离包括层的厚度，可以是5μm至55μm，尽管距离可以更小或更大，具体取决于衬底和层的厚度。跨层的横向距离可以是几毫米。在这种情况下，可能需要附加的电路，诸如中继器、反相器和/或缓冲器，以保持在那种较长距离上跨那种电负载行进所需的信号完整性。例如，如果有一个多处理器器件，由于需要遍历另一个处理器的宽度，给定处理器到共享存储器或交叉开关之间所需的距离可能是几毫米。
46.参考图1，asic层102的有源表面112和第二表面113可以被配置为：在asic层102和soc 101中的其他层或soc 101外部的其他组件之间提供电互连。例如，并且如图3中的asic层102的放大侧视图中所示，第二表面113可以包括导电结构，该导电结构包括在其下表面301上的端子303。端子303可以被配置为形成在asic层102、网络层104和/或存储器层106中的组件之间的电连接，与诸如印刷电路板(pcb)、电源等之类的soc 101外部的一个或多个组件的电连接。为了清楚起见，诸如处理器220a-220c、gpu 230等之类的组件未在图3的asic层102中示出。组件可以位于asic层102中何处的一个示例性实施例在图5中被图示，其将在本文中进一步描述。端子303可以根据表面安装封装类型来布置，诸如球栅阵列(bga)、引脚栅阵列(pga)或焊盘栅阵列(lga)。在一些情形中，第二表面113的下表面301处可能有大约1000个端子。
47.如图3中进一步所图示，asic层102的有源表面112可以包括导电结构，其包括在其上表面311上的接触件313。接触件313可以被配置为与网络层104上的对应接触件314对齐(如图5中所示)，以在网络层104和asic层102之间形成电连接。
48.尽管未图示出，但是包括有源表面112和第二表面113的asic层102可以包括导电结构，该导电结构被配置为通过它们与网络层104、asic层102中的其他组件和/或终端303相应的网络接口(例如，221a-221c、231等)来连接asic层102中的组件(处理器220a-220c、gpu 230等)。这样的导电结构可以包括分别沿着第二表面和有源表面112的下表面301和上表面311在水平方向d1中延伸的迹线。迹线还可以沿着下表面和上表面301、311在垂直于d1的方向上延伸，如图2中的方向d3所图示。在一些情形中，迹线可以被包含在asic层102内。在一些示例中，asic层102中的组件可以直接与终端303和/或其他组件连接，而无需使用网络接口。
49.导电结构还可以包括诸如过孔162(例如，穿硅过孔(tsv)、穿氧化物过孔(tov)或穿玻璃过孔(tgv))之类的导电互连，该导电互连在有源表面112和第二表面113之间在纵向方向d2上延伸，如图3中进一步所示。在一些情形中，导电互连可以在衬底202之内或之上在水平方向d1和/或垂直方向d2上延伸。导电互连和过孔162可以终止在接触件或端子处，诸如端子303和接触件313。虽然图3图示了过孔162，在有源表面112和第二表面113的基部处停止，即，过孔没有延伸到上表面311或下表面301，但是过孔162可以延伸穿过和/或超出有
源表面112和/或第二表面113以促进与上网络层104或下层互连结构的连接。
50.图4示出了网络层104的俯视图，为了清楚起见，移除了有源表面122。网络层104包括安装在或以其他方式位于网络层104上的网络组件。网络组件可以包括被图示为圆圈的路由器，诸如路由器410-416，以及被图示为线的路由轨迹，诸如路由轨迹420。如本文所讨论的，路由器410-416和路由迹线420可以通过由接触件、端子和其他导电结构形成的电互连来与存储器层106中的存储器连接。路由器还可以通过网络接口221a-221c、231、261、271、281来与asic层102中的组件连接。尽管图4中示出了16个路由器，但是网络层104中可以存在任意数目的路由器。也可以根据需要在网络层104中包括其他组件，其可以包括有源或无源组件，包括电容层、时钟结构(例如，树或树时钟结构的一部分)、存储器和/或模拟电路。
51.网络层104可以由一种或多种半导体材料、导电材料或本文关于衬底202描述的其他材料构成。在一些情形中，soc上可以包括多于一个的网络层104。通过提供附加的网络层104，诸如来自由堆叠多个层(诸如器件层和存储器层)所形成的更高的堆叠的更大的阻塞可以被绕过，这在本文中描述。
52.如本文所提及，在器件层(诸如asic层)上有效路由通信子系统的能力可能会受到空间限制和asic层上的大型组件(诸如芯片管芯)造成的阻塞的阻碍。此类限制和阻塞可能会导致网络路由效率低下，进而降低组件之间的数据通信的速度，并且在一些情形中会导致处理瓶颈。在其中多个器件层被垂直堆叠在三维(3d)封装结构中的一些情形中，器件层中的大型组件可能会约束附近器件层中的不同组件之间的路由选项，诸如通过投影到其他器件层和/或网络层。
53.通过利用位于器件层上方、下方和/或邻近的附加网络层，可以有效地增加和增强路由选项。附加网络层可以用作信号中继通路/总线/检查点，以通过来自网络层的高效计算算法横向地或者纵向地将信号从第一组件重新定向或切换到目的地第二组件。每个网络层可以独立地或集体地执行计算算法，以确定不同组件之间的最有效的数据通信路径和/或操作。因此，可以实现通信子系统的更有效的路由，因为通信子系统的路由可以不受器件层上的组件的位置或大小的阻碍或其他方式的限制。结果，数据在通信期间行进的距离可以减少并且数据到其目的地的路由可以更直接。
54.图5描绘了具有三维(3d)封装结构的多层soc 501的互连结构的一部分的剖面侧视图。soc 501包括第一器件层502a、第二器件层502b、第一网络层504a、第二网络层504b和存储器层506。第二器件层502b位于第一网络层504a和第二网络层504b之间。第一器件层502a和第二器件层502b可以是类似于本文描述的asic层102的asic层。例如，第一器件层502a和第二器件层502b可以分别包括过孔565a和565b。在一些示例中，第一器件层和/或第二器件层502b可以是任何其他器件层，诸如存储器层或网络层。尽管在图5中仅示出了两个网络层504a、504b和三个器件层502a、502b和506，但是应当注意，可以存在任意数目的网络层和器件层。例如，soc可以包括三个网络层、三个asic层和一个存储器层。在另一个示例中，soc可以包括单个asic层和许多网络和存储器层。在任何配置中，网络层可以被配置为将器件层连接在一起。
55.网络层504a和504b可以被配置为在网络层和它们相应的接口层(例如，soc 501中的器件层502a和502b以及存储器层506)之间提供电互连。例如，网络层504a和504b的有源
表面542a和542b可以分别包括接触件515a和515b。网络层504a和504b的第二表面541a和541b可以分别包括接触件544a和544b。这些接触件(例如，接触件515a、515b、544a和544b)可以与相邻器件层上的接触件对齐。例如，网络层504a的第二表面541a上的接触件544a可以与asic层502a的有源表面511a上的接触件513a连接。网络层504b的第二表面541b上的接触件544b可以与asic层502b的有源表面511b上的接触件513b连接。网络层504a的有源表面542a上的接触件515a可以与asic层502b的第二表面545b上的接触件517b连接。asic层502a的第二表面545a上的接触件517a可以与其他电组件连接。在一些情形中，在网络层504a、504b和器件层502a、502b和506上的接触件之间可以形成数十万个电连接。
56.网络层504a、504b可以包括诸如关于网络层104所描述的网络组件。就此而言，网络层504a、504b可以包括路由器和被配置为连接器件层内的组件或以其他方式在不同的器件层和网络层之间路由数据的其他导电结构。导电结构可以与本文关于asic层102描述的那些相同，诸如迹线、互连和过孔，包括图5中所示的过孔564a和564b。在操作中，网络层504a、504b可以采用来自一个器件层上的组件的打包数据，并将数据路由到相同或不同器件层上的一个或多个接收组件，在那里数据被解包并递送到接收组件。
57.存储器层506可以类似于本文描述的存储器层106。如图5中所示，存储器层506被安置在第二网络层504b上。存储器层506的有源表面556上的接触件555可以被布置为使得它们与网络层的有源表面542b上的接触件515b对齐，并且在一些情形中与之连接。网络层504b和存储器层506上的接触件可以形成数百万个电连接。
58.诸如存储器层106和506之类的存储器层可以包括一个或多个存储器段。例如，并且如图6中所示，存储器层506包括25个存储器段，包括存储器段601-605，但是任何数目的存储器段都是可能的。存储器段可以是nand存储器或其他此类易失性和非易失性存储器，包括mram、nram、fe-ram等。
59.存储器段的制造可以包括创建存储器晶片并将存储器晶片切割成选定大小的存储器段。就此而言，每个存储器晶片可以具有相同的设计以允许不同soc设计对存储器段的可重用性。例如，可以以设定的增量创建存储器晶片，诸如1x1 mm、2x2 mm、4x4 mm等。然后可以将存储器晶片切割或以其他方式分成大小适合它们正被使用的soc的存储器段。例如，soc 101的管芯大小，即asic层102的大小，可以是10x10 mm。为了形成存储器层106，可以将具有5x5 mm大小的四个存储器晶片切割成1x1 mm段，从而形成100个1x1 mm存储器段。然后可以将100个存储器段布置在存储器层106中，使得存储器层106具有与管芯相同的大小(10x10 mm)。尽管在前述示例中存储器段被描述为1x1 mm，但是存储器段可以是任何大小。例如，20x20 mm管芯可以具有由2x2 mm存储器段的10x10阵列构成的对应存储器层，或者10x20 mm管芯可以具有包括2x2 mm存储器段的5x10阵列的对应存储器层。在一些情形中，可以在同一晶片上形成多个存储器段。例如，10x10 mm存储器阵列可以由具有两个5x10 mm存储器段的10x10 mm存储器晶片组成。换句话说，与通过切割晶片相反，存储器段可以直接形成在晶片上。
60.诸如存储器层106和506之类的存储器层的大小可以与诸如asic层和网络层之类的其他器件层相同或不同。在一些情形中，存储器层的维度，诸如其宽度和长度，可以与存储器维度的倍数匹配，以使得存储器层的互连与其他器件层重合。在另一个实施例中，可以使用管芯到晶片组装。在本实施例中，存储器层可以不匹配诸如asic层或网络层之类的器
件层，但是网络层可以匹配存储器层或asic层。
61.本文描述的soc的层，诸如soc 101和501，可以使用各种接合技术以堆叠的布置来接合，包括使用直接介电接合、非粘合技术，诸如直接接合技术或混合接合技术，两者均可从xperi公司的子公司invensas bonding技术有限公司(前身为ziptronix有限公司)获得(参见例如美国专利号6,864,585和7,485,968，其全部内容并入本文)。参考图5，这些接合技术可以使得器件层上的接触件能够被接合到网络层中的接触件。例如，第一器件/asic层502a的有源表面511a上的接触件513a可以被接合到第一网络层504a的第二表面541a中的接触件544a。类似地，该工艺可以使得第一网络层504a的有源表面542a上的接触件515a能够接合到第二器件层502b的有源表面545b上的接触件517b。存储器层506的有源表面556上的接触件555可以使用相同的接合技术接合到网络层的有源表面542b上的接触件515b。接触件可以具有极细的间距。例如，接触件的间距可以低至大约1μ-10μ，或者在一些情形中，低至约100nm或大于10μ。
62.在图5中所示的实施例中，器件层502a、502b和506各自连接到网络层504a和504b中的至少一个，以在层之间产生数据通信路径。例如，asic层502a经由网络层504a和504b以及asic器件502b之间的各种连接而连接到存储器层506。
63.如所述，组件可以被形成在器件层上。例如，asic层502a包括组件512、514和516，而asic层502b包括组件522、524和526，如图5中所示。注意，图5中所示的组件可以与图2中描绘的组件220a-220c、230、260、270、280相同或相似。存储器层506的组件，包括组件532、534和536，可以包括诸如nand存储器或其他诸如易失性和非易失性存储器(包括mram、nram、fe-ram等)之类的组件。替代地，组件512、514、516、522、524、526、532、534和536可以是根据需要被指定为执行某些功能任何合适的电子组件。尽管在asic层502a和502b的每个有源表面中以及在存储器层506的有源表面556中仅示出了三个组件，但是应注意，每个器件层可以具有任意数目的组件，并且这些组件可以被放置在任何位置处和/或任何表面上。
64.图7描绘了堆叠的soc 700的另一个实施例，其包括六个器件层702a、702b、702c、702d、702e和706以及四个网络层704a、704b、704c和704d。器件层706可以类似于存储器层106和506，并且器件层702a-e可以类似于asic层102、502a和502b。网络层704a-d可以与网络层104、504a和504b进行比较，并且可以促进器件层之间的数据通信。每个网络层位于相应的器件层对之间。例如，并且如图7中进一步所示，网络层704a位于器件层702a和702b之间，网络层704b位于器件层702b和702c之间，网络层704c位于器件层702d和702e之间，并且网络层层704d位于器件层702e和706之间。注意，为清楚起见，未示出诸如接触件、端子、过孔等的导电结构。类似地，为了清楚和易于描述，在网络层和器件层中形成的有源和第二表面未在图7中示出。
65.在一些情形中，器件层可以被面对面地接合，而网络层没有位于它们之间。就此而言，并且如图7中进一步所示，在接合界面728处的器件层702c和702d之间利用直接接合工艺(例如，面对面)，从而消除了对器件层之间的网络层的需要。就此而言，器件层702c和702d之间的通信可以在接合界面728处的连接之间进行。
66.器件层702a-702e和706可以包括组件。例如，器件层702a包括组件732和734，器件层702b包括组件736和738，器件层702c包括组件740、742和744，器件层702d包括组件746、748和750，并且器件层70e包括组件730。为了清楚起见，未图示出所有组件。图7中所示的组
件可以与图2中描绘的组件220a-220c、230、260、270、280以及图5中描绘的组件532、534和536相同或相似。
67.如图7中进一步所示，组件在器件层内的定位可以约束组件和/或不同层之间的通信路由选项。例如，诸如由虚线754所示，器件层702a中的组件732和器件层702e中的组件730之间的直接通信路径可能被器件层702b中的组件736阻塞。
68.通过利用多个网络层，可以使用高效的通信路由来规避由组件造成的阻塞。就此而言，网络层可以用作能够确定和提供可以被纵向和/或横向分开定位的组件之间的有效通信路径的电通信通路。每个网络层可以用计算算法或其他这样的逻辑来编程，以确定被横向或纵向地位于不同器件层的组件之间的最有效的通信通路。每个网络层704a-704d可以独立地执行计算算法或逻辑，以确定不同组件之间的最有效的数据通信通路和/或操作。例如，当在器件层中的组件732和器件层702e中的组件730之间请求电通信时，由实线752图示的有效通信路由可以由网络层704a、704b和704c确定。就此而言，网络层704a可以确定将数据从器件层702a中的组件732路由到网络层704b的最有效路径是在组件736和738之间。网络层704b然后可以确定到网络层704c的最有效路径是在器件层702c中的组件742和744与器件层702d中的组件748和750之间，这与绕过组件744和750行进相反，如虚线753所示。网络层704c然后可以将数据传递到器件层702e中的组件730。在一些示例中，网络层可以根据需要共同执行计算算法或逻辑。
69.在一个示例中，网络层可以包括能够提供查找机制的至少一个查找表(lut)或其他这样的存储区域。查找机制可以利用来自查找表的信息在附加的多个网络层或器件层之间存储、取回和引导数据。查找表可以是可以被编程以响应于输入信号而产生输出信号以便执行逻辑功能的电路。注意，网络层中的功能、逻辑或程序可以是依赖于设计的，以使得每个网络层可以根据需要满足不同的电气性能和要求。
70.此外，网络层还可以被编程以提供关于在每个器件层、网络层和/或存储器层中形成的组件的布局(诸如物理位置)的信息。这样的信息可以帮助网络层更有效和准确地做出路由决策。因此，网络层可以知道组件的物理和相对位置，诸如位于器件层或存储器层中的大的功能块，以用于高效路由和电通信路由决策。组件块的布局和相对物理关系可以根据制造需要被实例化为库交换格式(lef)和/或设计交换格式(def)。
71.在一些情形中，网络层可以具有主/从关系。就此而言，一个或多个网络层可以是能够代表其他网络层(称为从属网络层)做出和提供路由决策的主控层。
72.利用多个网络层(诸如网络层704a-d)可以通过以有效的方式绕过阻塞对数据进行路由来减少由组件产生的大阻塞的影响。结果，可以获得更灵活的电通信子系统和布线选项，提供了组件之间的可调整或可编程的电通信路径，同时从器件层中的组件产生的潜在阻塞的影响最小。
73.图8a描绘了堆叠的soc 800的另一个示例，类似于图7中描绘的互连700，但是填料802、804被安置在器件层706和702d中。当使用管芯到晶片接合技术时，可以利用填料。例如，当不是选择整个晶片、衬底或器件层，而是选择一个管芯来单独接合到器件层中的特定组件时，管芯的总面积可能小于管芯所接合到的器件层的面积。因此，可以用填料(诸如绝缘材料)填充相邻接合的管芯之间的空的间隙、凹槽或空间。
74.例如，如图8a中所示，填料802将器件层706中的管芯756和766分开，并且填料804
将器件层702d中的管芯725和762分开。在图8中描绘的实施例中，填料802、804可以被安置在接合的管芯(例如，756和776，以及752和762)之间，而不阻碍网络层(诸如704c和704d)的能力。
75.在一些示例中，填料可以被扩展到网络层中，从而在单个网络层上创建单独的网络。例如，如图8b中的堆叠的soc 801所示，填料806从器件层702d延伸到网络层704c，从而将网络层704c拆分成两部分。类似地，填料808从器件层706延伸通过网络层704d，从而将网络层704d拆分成两个分立网络。
76.图9a示出了网络层904的组件与asic层的组件的互连。就此而言，路由器910-913经由网络层904上的路由迹线920连接。虽然图9a图示了在网状拓扑中配置的网络的组件，但是网络可以被配置在任何拓扑中，诸如环形拓扑、启动拓扑等。
77.asic层包括多个处理器，包括分别包括网络接口941和943的处理器940和942。asic层的组件经由导电结构而被连接到网络层，导电结构包括将网络接口941和943分别连接到路由器910和913的导电结构930和933。尽管图9a将导电结构图示为单个线路，但是导电结构可以包括如本文所述的端子、接触件、过孔、导电互连等的任何组合。此外，虽然图9a仅示出了asic层中的处理器，但是asic层中可以存在诸如gpu、dsp等的其他组件。
78.图9b示出了具有多于一个的网络层(包括网络层904和网络层906)的互连的一部分，连接来自多于一个的asic层的组件。类似于图9a中描述的配置，来自第一网络层904的路由器910-913经由路由迹线920连接。来自第二网络层906的路由器955和956经由路由迹线957连接。数据可以经由网络层904和906以及中间asic层而从第一asic层中的处理器940被发送到第三asic层中的处理器960，如加粗线所示。就此而言，数据可以经由网络接口940和导电结构930从处理器940发送到网络层904。数据可以经由路由迹线920通过路由器910-913行进。然后路由器913可以经由导电迹线951将数据引导到处理器950。处理器950可以经由网络接口954将数据传递到网络层906。然后数据可以经由路由迹线957从路由器955行进到路由器956。然后路由器956可以经由导电结构961将数据传递到处理器960的网络接口964。
79.注意，图10b中描绘的asic层和网络层中的组件的数目仅用于说明目的。可以根据需要利用asic层和网络层中的任意数目的组件。
80.图10a示出了asic层1002(类似于图1中描绘的asic层102)与存储器层1006(类似于图1中描绘的存储器层106)通过网络层1004(类似于图1中描绘的网络层104)的互连。就此而言，asic层上的处理器或其他组件，包括处理器1042和1044，经由导电结构1030而被连接到网络层1004。网络层1004上的网络组件经由导电结构1032连接到诸如存储器层1006中的存储器段1050-1054之类的存储器段。为了清楚起见，网络层1004中未示出包括路由器和路由迹线在内的网络组件。应当理解，asic层1002中的每个组件连接到网络层1104中的一个或多个路由器。为了清楚起见，图10a中仅标记了asic层上的组件和存储器层上的存储器段的子集。
81.为了向存储器层1006中的存储器段读取和写入数据，诸如处理器1042之类的处理器或asic层1002中的另一组件，可以经由导电结构1030将数据和/或指令传递到网络层1004。数据可以在被传输到网络层之前由网络接口打包。路由器可以将数据和/或指令引导至存储器层1006上的适当的存储器段，诸如存储器段1050。数据可以在到达存储器段1050
之后被解包。假设存储器层1006与asic层1002中的组件相邻，存储器段，诸如存储器层中的存储器段1050-1052可以有效地操作为l2缓存存储器。
82.在一些情形中，路由器可以将数据和/或指令引导至位于soc封装之外的存储器。例如，并且如图10a中进一步所示，l3存储器1080可以经由一个或多个导电结构(诸如导电结构1034)而被连接到网络层1004。在操作中，asic层1002的处理器或其他组件可以将指令和/或数据传递到网络层1004。数据和/或指令可以经由一个或多个路由器通过网络层被路由到导电结构1034。数据和/或指令通过导电结构1034被传递到l3存储器1080。路由器可以经由一个或多个导电结构将数据和/或指令引导至位于soc封装之外的其他器件，诸如其他处理器。附加的网络层可以进一步形成在存储器层1006上并且被类似地构造，来促进在soc中形成的器件层中的进一步纵向通信。在一些情形中，网络层可以被配置为根据需要忽略有故障的或以其他方式不起作用的存储器段。
83.图10b图示了具有两个网络层1004和1005的互连。就此而言，来自第一器件层(未示出)的数据可以被传输到存储器层1006。位于第一器件层和asic层1002之间的网络层1005可以接收数据并经由导电结构1015将其转发到asic层1002。然后数据可以经由导电结构1030被传递到网络层1004，网络层1004继而又可以经由导电结构1032将数据引导至存储器层1006。
84.在一些情形中，网络层可以被配置为忽略有故障或以其他方式不起作用的存储器段。例如，如图11中所图示，存储器层1106上的存储器段1150可能有故障。结果，网络层1104可以通过不经由导电结构1133将任何数据路由到存储器段1150来忽略该存储器段。可以通过在soc或存储器的生产期间执行已知的存储器测试来确定有故障的存储器段，以使得e-保险丝可以设置坏扇区。在一些情形中，可以在soc的操作(停机周期)期间或启动期间检测有故障的存储器段。就此而言，基本的mbist(存储器内置自检)可以评估每个存储器段中的扇区，以确定哪些段或段中的哪些扇区是完全可操作的，而哪些不是。相反，相同的方法可以应用于多处理器方法，其中网络层可以忽略并绕过布置在asic层或其他层上的故障处理器或处理元件来进行路由。
85.尽管上述层被标识为具有不同的组件和特征，诸如具有存储器的存储器层、具有网络组件的网络层以及包括计算组件的asic层，但是每一层可以包括与另一层相关联的组件。例如，存储器层可以包括网络组件和/或计算组件，网络层可以包括存储器和/或计算组件，以及asic层可以包括网络组件和/或存储器。