半导体装置及其制造方法与流程

1.本发明实施例是涉及半导体装置及其制造方法。


背景技术：

2.半导体集成电路(ic)行业经历了指数级增长。ic材料和设计方面的技术进步已经产生了几代ic，其中每一代都比上一代具有更小、更复杂的电路。在ic发展过程中，功能密度(即每个芯片面积的互连装置数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线路))已减少。通常，这种按比例缩小的过程通过提高生产效率和降低相关成本来提供好处。这种按比例缩小还增加了处理和制造ic的复杂性，为了实现这些进步，对ic处理和制造的发展进行了研究。


技术实现要素：

3.根据本公开的一方面，一种半导体装置包括衬底、至少一个通孔、衬层和导电层。衬底包括电子电路。至少一个通孔穿过衬底。至少一个通孔在其侧壁上包括多个凹入部分。衬层填满至少一个通孔的多个凹入部分。导电层配置于至少一个通孔的侧壁上、覆盖衬层，并延伸至衬底表面上。至少一个通孔的侧壁上的导电层的厚度是变化的。
4.根据本公开的另一方面，一种半导体装置包括电路衬底、钝化层、至少一个衬底穿孔、导电层和绝缘衬层。电路衬底包括半导体衬底和半导体衬底之上的装置层。钝化层设置在装置层之上。至少一个衬底穿孔穿过钝化层、装置层和半导体衬底。导电层覆盖钝化层和至少一个衬底穿孔的内侧壁。绝缘衬层设置在电路衬底的导电层与半导体衬底之间，并且绝缘衬层具有面向半导体衬底的扇贝状侧壁和面向导电层的实质上光滑侧壁。
5.根据本公开的另一方面，一种形成半导体装置的方法包括：在第一衬底的正面上方形成装置层；形成至少一个通孔，所述至少一个通孔穿过装置层并延伸至第一衬底中；进行循环沉积和蚀刻工艺，以在至少一个通孔的侧壁上形成导电层；以及薄化第一衬底的背面。
附图说明
6.当结合附图阅读时，从以下详细描述可以最好地理解本公开。需要强调的是，根据行业标准惯例，各种特征并非按比例绘制，仅用于说明目的。事实上，为了讨论的清楚起见，可以任意增加或减少各种特征的尺寸。
7.图1a至图1j是根据本公开一些实施例的制造半导体装置的方法的示意性截面图。
8.图2a至图2f是根据本公开的替代实施例的制造半导体装置的方法的示意性截面图。
9.图3至图11是根据本公开的一些实施例的各种半导体装置的截面图。
10.图12图示了根据本公开的一些实施例的制造半导体装置的方法。
11.图13是根据本公开的一些实施例的半导体装置的截面图。
具体实施方式
12.以下公开提供了许多不同的实施例或示例，用于实现本发明的不同特征。下面描述部件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不是限制性的。例如，在以下描述中，在第二特征之上或上方形成第一特征可以包括其中第一和第二特征直接接触形成的实施例，并且还可以包括其中附加特征可以形成在第一和第二特征之間的实施例，使得第一和第二特征可能不会直接接触。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，其本身并不规定所讨论的各种实施例和/或配置之间的关系。
13.此外，为了便于描述，本文中可以使用空间相对术语，例如“下方”、“下方”、“下方”、“上方”、“上方”等来描述一个构件或特征与另一构件的关系或功能，如图所示。除了图中描绘的取向之外，空间相对术语旨在涵盖使用或操作中的装置的不同取向。设备可以以其他方式定向(旋转90度或以其他定向)并且这里使用的空间相对描述词同样可以相应地解释。
14.本发明的半导体装置对高纵横比(例如，ar≥6)通孔(via)的或具有扇贝状侧壁的沟槽提供较厚的金属保护层。在一些实施例中，本发明的半导体装置为用于光刻图案化工艺中的光学元件。在一些实施例中，本公开的半导体装置是用于形成光掩模版(reticle)的图案或芯片的图案的掩模(mask)。在一些实施例中，本发明的半导体装置可为光束控制器，例如光束偏转器、电子束偏转器、电磁光束偏转器等。在一些实施例中，本公开的半导体装置用作光束偏转器，通过嵌入在半导体装置中的电子电路的操作，一个或多个电子或光束通过该光束偏转器被偏转。
15.图1a至图1j是根据本公开一些实施例的制造半导体装置的方法的示意性截面图。应当理解，本公开不限于以下描述的方法。可以在方法之前、期间和/或之后提供附加操作，并且对于方法的附加实施例，可以替换或消除下面描述的一些操作。操作/过程的顺序可以互换。
16.参考图1a，提供了电路衬底20。在一些实施例中，电路衬底20具有形成在其前表面区域中的装置层25。具体而言，电路衬底20包括形成在半导体衬底21的前表面或有源侧上的半导体衬底21和装置层25。在一些实施例中，电路衬底20在此阶段被提供为晶片型衬底。在一些示例中，电路衬底20被称为“电路晶片”、“装置晶片”、“装置衬底”或“衬底”。电路衬底20可以包括多个半导体装置区域，这些半导体装置区域在后续操作中被分割以形成单独的半导体装置。
17.半导体衬底21包括诸如硅、锗的元素半导体和/或诸如硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟的化合物半导体。例如，半导体衬底21是绝缘体上硅(soi)衬底或硅衬底。在各种实施例中，半导体衬底21可以采用平面衬底、具有多个鳍、纳米线的衬底或本领域普通技术人员已知的其他形式。
18.装置层25包括至少一个晶体管，例如互补金属氧化物半导体(cmos)晶体管、鳍式场效应晶体管(finfet)、栅极环绕fet(gaa-fet)等。装置层25还包括在半导体衬底21之上并覆盖晶体管的金属化层。金属化层可以包括嵌入介电层22中的导电特征24，以便将半导体衬底21中和/或半导体衬底21上的不同装置电连接以形成功能电路。在一些示例中，装置层25被称为“电子电路”。金属化层可以通过任何合适的工艺(例如沉积、电镀、镶嵌、双镶嵌
等)形成。介电层22包括层间介电(ild)层和一个或多个金属间介电(imd)层。导电特征24可以包括多层导线和多个导电插塞。导电插塞包括接触插塞和通孔插塞。接触塞位于ild层中，用于将金属线连接到装置。通孔插塞位于imd层中，用于连接不同层中的金属线。介电层22包括氧化硅、氮化硅、氮氧化硅、低k介电材料或其组合。导电特征24包括金属、金属合金或其组合，例如钨(w)、铜(cu)、铜合金、铝(al)、铝合金或其组合。
19.在形成装置层25之后，在电路衬底20的前表面上形成至少一个钝化层28。在一些实施例中，至少一个钝化层28包括氧化硅、氮化硅或有机膜。在一些实施例中，至少一个钝化层28包括诸如聚苯并恶唑(pbo)、聚酰亚胺(pi)、苯并环丁烯(bcb)等或其组合的聚合物材料。在某些示例中，钝化层28被视为电路衬底20的一部分。
20.参考图1b，在电路衬底20中形成一个或多个通孔26。在一些实施例中，通孔26被形成为使得在通孔内没有暴露金属图案。在一些实施例中，在钝化层28上形成掩模层，并以掩模层为掩模进行蚀刻工艺。在一些实施例中，通孔26形成为穿过钝化层28和装置层25并延伸到半导体衬底21中。蚀刻工艺包括干式蚀刻、湿式蚀刻、反应离子蚀刻例如博世蚀刻(bosch etching)。蚀刻工艺可从前表面蚀刻，使得通孔26达到大约几十微米到几百微米的深度但不贯穿后表面。
21.在一些实施例中，蚀刻工艺可以导致与装置层25相邻的每个通孔26的上开口26a具有实质上平滑的侧壁，以及在与半导体衬底21相邻的每个通孔26的下开口26b的侧壁上具有一系列的经蚀刻的大扇贝(macro-scallops)或凹入部分(concave portions)26c。从另一个角度来看，每个通孔26包括上开口26a、在上开口26a下方的下开口26b，以及下开口26b侧壁上的凹入部分26c。上开口26a、下开口26b和凹入部分26c彼此空间连通。在一些示例中，凹入部分26c被视为下开口26b的一部分。
22.通孔26中的每一个具有约6或更大(例如约10或更大)的高纵横比。在一些实施例中，上开口26a具有范围从约2μm到40μm的深度a1，并且下开口26b具有范围从约10μm到200μm的深度a2。在一些实施例中，上开口26a具有约3μm至110μm的宽度b1，下开口26b具有约3μm至100μm的宽度b2，并且它们之间的差δb大于零，例如约0.1μm至10μm(例如，0.1μm到5μm)。在一些实施例中，凹入部分26c沿着下开口26b的侧壁设置并且具有范围从大约0.01μm到0.2μm的宽度c。在一些实施例中，可以仅在半导体衬底21的暴露侧壁上产生一系列经蚀刻的大扇贝或凹入部分26c。在一些实施例中，凹入部分26c具有实质上相同的尺寸或宽度，如图1b所示。然而，本公开不限于此。在其他实施例中，凹入部分26c可以根据工艺参数在尺寸或宽度上变化。在一些实施例中，上开口26a的侧壁与装置层25的底面之间的夹角θ小于约90度，例如约30至89.5度。然而，本公开不限于此。在某些情况下，上开口26a的侧壁与装置层25的底面之间的夹角θ约为90度，宽度b1与宽度b2之间的差δb约为0。
23.在一些示例中，这种扇贝状侧壁可被描述为撕裂的(ripped)、粗糙的(rough)、阶梯状(stair-step)或波浪状(wavy)的侧壁。在一些实施例中，大扇贝或凹入部分26c沿下开口26b的侧壁连续形成，如图1b所示。在其他实施例中，大扇贝形或凹入部分26c沿下开口26b的侧壁不连续地形成；即，相邻的凹入部分26c彼此分离。
24.参考图1c，在电路衬底20上方形成衬层27，衬层27沿通孔26的侧壁和底部并填充通孔26的侧壁扇贝或凹入部分26c。具体来说，衬层27形成在钝化层28的表面上、上开口26a的光滑侧壁上，以及下开口26b的扇贝状侧壁和底部上。
25.在一些实施例中，衬层27包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅等，并且可以通过合适的沉积工艺形成，例如化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺、原子层沉积(ald)工艺等。在某些实施例中，使用cvd方法来形成衬层27。在一些示例中，衬层27被称为“绝缘衬层”。在一些实施例中，侧壁扇贝被衬层27完全填充，为随后的金属膜沉积创建平坦表面。具体而言，衬层27具有面向半导体衬底21的扇贝状侧壁和面向随后形成的导电层的实质上光滑侧壁。
26.参考图1d，沿通孔26的侧壁和底部在电路衬底20上形成导电层50a。在一些实施例中，导电层50a共形地形成在通孔26内部，使得每个通孔26的内侧壁和底部被导电层50a完全覆盖。在一些实施例中，进行沉积工艺p1以在电路衬底20上形成导电层50a并覆盖衬层27。导电层50a可以包括au、ti、cu、ag和ni或其合金的一层或多层。在一些实施例中，沉积工艺p1包括化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺包括溅射、原子层沉积(ald)工艺、电镀或任何其他合适的膜沉积方法。在某些实施例中，使用溅射方法来形成导电层50a。在一些实施例中，导电层50a具有范围从大约0.05μm到0.2μm的实质上相等的厚度。
27.参考图1e，对导电层50a进行蚀刻工艺p2，以便蚀刻较多的导电层50a的水平部分，蚀刻较少的导电层50a的垂直部分。在一些实施例中，蚀刻工艺p2是原位蚀刻。具体而言，沉积工艺p1和蚀刻工艺p2在同一处理室中进行。然而，本公开不限于此。在其他实施例中，沉积工艺p1和蚀刻工艺p2在不同的处理室中进行。
28.在一些实施例中，在沉积工艺p1和蚀刻工艺p2的一个循环中，剩余的导电层50a在每个通孔26和钝化层28上形成有不同的厚度。具体而言，由于方向性蚀刻工艺(directional etching process)p2，导电层50a在通孔26的下开口26b的侧壁上形成得更厚。
29.参考图1f和图1g，进行沉积工艺p1和蚀刻工艺p2的另一个循环，以获得具有期望厚度的导电层50。
30.如图1f所示，进行沉积工艺p1，从而在导电层50a上形成导电层50b。导电层50b可以包括au、ti、cu、ag和ni或其合金的一层或多层。在一些实施例中，沉积工艺p1包括化学气相沉积(cvd)工艺、物理气相沉积(pvd)工艺包括溅射、原子层沉积(ald)工艺、电镀或任何其他合适的膜沉积方法。在某些实施例中，使用溅射方法来形成导电层50b。在一些实施例中，导电层50b具有范围从大约0.05μm到0.2μm的实质上相等的厚度。
31.在一些实施例中，导电层50b和导电层50a由相同的材料制成。然而，本公开不限于此。在一些替代实施例中，导电层50b和导电层50a可以包括不同的材料。导电层50b和导电层50a统称为导电层50。在一些实施例中，当导电层50b和导电层50a由相同材料制成时，它们之间的界面可能是不可见的。在其他实施例中，当导电层50b和导电层50a由不同材料制成时，它们之间可能存在界面。
32.如图1g所示，对导电层50b进行蚀刻工艺p2，以便蚀刻较多的导电层50b的水平部分，蚀刻较少的导电层50b的垂直部分。在一些实施例中，蚀刻工艺p2是原位蚀刻。具体而言，沉积工艺p1和蚀刻工艺p2在同一处理室中进行。然而，本公开不限于此。在其他实施例中，沉积工艺p1和蚀刻工艺p2在不同的处理室中进行。
33.从另一个角度来看，图1d的沉积工艺p1和图1e的蚀刻工艺p2构成了循环沉积和蚀刻工艺的一个循环。在循环沉积和蚀刻工艺中，沉积工艺p1和蚀刻工艺p2连续且循环地进
行而没有中断。前述循环沉积和蚀刻工艺包括沉积和蚀刻步骤的两个循环的上述实施例是出于说明的目的而提供的，并且不解释为限制本公开。在一些实施例中，在一些替代实施例中，图1d的沉积工艺p1和图1e的蚀刻工艺p2可以交替进行多次，直到形成具有预定厚度的导电层50。具体而言，循环沉积和蚀刻工艺可以包括m个循环的沉积和蚀刻步骤，m为正整数。例如，m是1到5的整数，例如2、3或4。本发明的循环沉积和蚀刻工艺有利于增加通孔26侧壁上导电层50的厚度。
34.在一些实施例中，在上述循环沉积和蚀刻工艺之后，所得导电层50形成有不同的厚度。具体来说，下开口26b侧壁上的导电层50的厚度d1大约在0.5μm到4μm之间的范围，上开口26a侧壁上的导电层50的厚度d2大约在0.01μm到2μm之间的范围，导电层50在电路衬底20的表面的厚度d3大约在0.5μm到4μm之间的范围。在一些实施例中，d1＞d3＞d2。在一些实施例中，d1＞d3＝d2。因此，d2/d3的比值等于或小于1，d2/d1的比值小于1。然而，本公开不限于此。在其他实施例中，d3＞d1＞d2。
35.在一些实施例中，根据工艺要求，在形成导电层50之后，还可以在导电层50上进一步形成一个或多个可选的导电层，以在每个衬底穿孔的侧壁上提供多层导电结构。可选的导电层是用与导电层50不同的方法形成的。例如，可选的导电层可以由均匀的厚度形成。在一些实施例中，多层导电结构包括ti/al/ti结构、ti/cu/ti结构等。
36.参考图1h，形成填充层140以填充如图1g所示的通孔26。在一些实施例中，填充层140包括氧化硅、氮化硅、氮氧化硅或任何其他合适的绝缘材料。在某些实施例中，使用氧化硅。在一些实施例中，在导电层50上方形成填充材料的毯覆层，然后进行平坦化操作，例如化学机械抛光工艺或回蚀工艺，以仅将填充材料留在通孔26内部，如图1h所示。在其他实施例中，不形成填充材料。
37.参考图1i，通过研磨或抛光工艺p3，薄化电路衬底20的背面。在一些实施例中，薄化的电路衬底20的剩余厚度在约12μm至约140μm的范围内。在一些实施例中，使电路衬底20的背面变薄，直到填充层140从通孔26的底部暴露出来。具体来说，每个通孔26底部的导电层50和衬层27在抛光工艺p3期间被移除。
38.参考图1j，通过分割工艺，以在相邻半导体装置之间沿切割道区cl分割电路衬底20，以将一個半导体装置与相邻半导体装置分离。具体而言，在一个晶片上形成多个半导体装置，通过锯切(划片操作)将晶片切割成单个半导体装置(芯片)，如图1j中的箭头所示。此后，进行蚀刻工艺以去除填充层140，如图1j所示。在一些示例中，衬底穿孔65被称为“通孔”或“硅穿孔”。如此完成本发明的半导体装置1。
39.在本发明的半导体装置中，在金属溅射工艺之前实施预钝化衬层(例如，氧化物或氮化物)。通过预钝化衬层，可以平滑地填充bosch工艺引起的侧壁扇贝，形成非常平坦的表面，可以解决侧壁扇贝引起的金属层不连续的问题。此外，进行循环沉积和蚀刻工艺以在tsv区域的侧壁获得更厚的金属膜。同时，通过方向性蚀刻工艺，场区金属膜的厚度可以比tsv区的侧壁薄。
40.在一些实施例中，作为光束偏转器的半导体装置是可控的，使得其将光束偏向到可选择的方向。在本发明中，沿着通孔26的侧壁连续形成的导电层50足够厚，使得导电层50在光束通过半导体装置的衬底穿孔时不容易被损坏和断裂成不连续的部分。
41.在上述实施例中，本发明的半导体装置不具有支撑衬底是出于说明的目的而提供
的，并不构成对本发明的限制。在其他实施例中，本发明的半导体装置可根据工艺要求与支撑衬底接合。
42.图2a至图2f是根据本公开的替代实施例的制造半导体装置的方法的示意性截面图。应当理解，本公开不限于以下描述的方法。可以在方法之前、期间和/或之后提供附加操作，并且对于方法的附加实施例，可以替换或消除下面描述的一些操作。操作/过程的顺序可以互换。
43.参考图2a，提供了类似于1h的结构的中间结构。在一些实施例中，进行图1a至图1h的操作以形成图2a的结构。构件配置和制造方法已在上文中进行了描述，在此不再赘述。
44.参考图2b，通过研磨或抛光工艺p3，薄化电路衬底20的背面。在一些实施例中，薄化的电路衬底20的剩余厚度在约100μm至约500μm的范围内。
45.参考图2c，薄化的电路衬底20通过接合层40与支撑衬底30接合。在一些实施例中，支撑衬底30包括诸如硅、锗的元素半导体和/或诸如硅锗、碳化硅、砷化镓、砷化铟、氮化镓或磷化铟的化合物半导体。例如，支撑衬底30是绝缘体上硅(soi)衬底或硅衬底。在一些实施例中，支撑衬底30不具有装置。在某些示例中，支撑衬底30被称为“无装置支撑件(device-free support)”。在一些实施例中，支撑衬底30在此阶段被提供为晶片型衬底。在一些示例中，支撑衬底30被称为“支撑晶片”、“硅支撑件”或“硅框架”。
46.在一些实施例中，接合层40包括氧化硅、氮化硅、氮氧化硅等或其组合。在一些实施例中，如图2c所示，接合层40是通过例如热氧化工艺或化学气相沉积(cvd)工艺在支撑衬底30的表面上形成的氧化硅。在其他实施例中，接合层40通过cvd工艺形成在电路衬底20的背面上。在一些实施例中，接合层40的厚度在约500nm至约5μm的范围内。在其他实施例中，接合层40的厚度在约1μm至2μm的范围内。在一些实施例中，可以省略接合层40。
47.参考图2d，通过使用一种或多种光刻和蚀刻操作使支撑衬底30的背面凹陷。在一些实施例中，蚀刻操作包括等离子体干式蚀刻或湿式蚀刻。
48.在一些实施例中，湿式蚀刻利用四甲基氢氧化铵(tmah)或koh溶液。在一些实施例中，接合层40用作形成凹口35的蚀刻停止层，如图2d所示。在一些实施例中，凹口35的侧壁与底部之间的夹角α约为90度。然而，本公开不限于此。在其他实施例中，凹口35的侧壁与底部之间的夹角α大于90度，例如约90.5至155度。
49.参考图2e，随后，通过合适的蚀刻操作去除由凹口35暴露的接合层40。然后，蚀刻电路衬底20的背面以暴露填充在通孔26中的填充层140。然后，去除填充层140，从而形成衬底穿孔65，如图2e所示。
50.参考图2f，通过分割工艺在相邻半导体装置之间沿切割道区cl分割电路衬底20和下面的支撑衬底30，以将一个半导体装置与相邻半导体装置分离。具体而言，多个半导体装置形成在一个晶片上，并且通过锯切(划片操作)将晶片切割成单独的半导体装置(芯片)，如图2f中的箭头所示。如此完成本发明的半导体装置2。
51.在图1j和图2f的上述实施例中，衬底穿孔65的侧壁扇贝或凹入部分26c具有相似的尺寸。然而，本公开不限于此。在其他实施例中，衬底穿孔的侧壁扇贝的尺寸可以变化，如图3至图6所示。
52.在图3至图6的半导体装置3-6中，衬底穿孔65的侧壁扇贝或凹入部分26c具有不同的尺寸。如图3所示，上凹入部分26c有宽度c1，下凹入部分26c有宽度c2，宽度c1小于宽度
c2。如图4所示，上凹入部分26c有宽度c1，下凹入部分26c有宽度c2，宽度c1大于宽度c2。如图5所示，凹入部分26c的尺寸或宽度c从电路衬底20的前侧逐渐增加。如图6所示，凹入部分26c的尺寸或宽度c从电路衬底20的前侧逐渐减小。
53.在图2f的上述实施例中，支撑衬底30被提供为具有实质上垂直的侧壁的单个凹口。然而，本公开不限于此。在其他实施例中，支撑衬底30可以具有其他配置，如图7至图11所示。
54.在图7的半导体装置7中，提供具有倾斜侧壁的单个凹口35的支撑衬底30。具体而言，如图7所示，凹口35的侧壁与底部的夹角α大于90度。
55.在图8至图11的半导体装置8-11中，支撑衬底30被提供具有多个分别与衬底穿孔65空间连通的凹口35。
56.如图8至图9所示，支撑衬底30包括第一部分30a和第二部分30b，用于支撑上方的具有衬底穿孔65的电路衬底20。第一部分30a包围第二部分30b。
57.在图8中，凹口35中的每一个都具有对称的轮廓，例如，具有彼此面对的实质上垂直的侧壁。从另一个角度来看，第一部分30a和第二部分30b中的每一个都具有彼此相对的实质上垂直的侧壁。
58.在图9中，凹口35具有不同的剖面轮廓。第一部分30a和相邻的第二部分30b之间的凹口35具有不对称的轮廓，而相邻第二部分30b之间的凹口35具有对称的轮廓。从另一个角度来看，每个第一部分30a具有彼此相对的实质上垂直的侧壁和倾斜侧壁，并且每个第二部分30b具有彼此相对的实质上垂直的侧壁。
59.如图10至图11所示，支撑衬底30包括第一部分30a、第二部分30b和第三部分30c，用于支撑上方的具有衬底穿孔65的电路衬底20。第一部分30a环绕第二部分30b，第二部分30b环绕第三部分30c。
60.图10的半导体装置10类似于图8的半导体装置8，除了在图10中，中央部分(例如，第三部分30c)比外围部分(例如，第一部分30a以及第二部分30b)短。
61.图11的半导体装置11类似于图9的半导体装置9，除了在图11中，中央部分(例如，第三部分30c)比外围部分(例如，第一部分30a以及第二部分30b)短。
62.支撑衬底的形状和配置不限于本公开。本领域普通技术人员可以理解，支撑衬底的其他形状和配置也是可能的。换言之，只要支撑衬底能够支撑本公开的包括衬底穿孔的上覆电路板，则支撑衬底被认为落入本公开的精神和范围内。此外，图3至图6所示的衬底穿孔可根据设计需要取代图7至图11中各半导体装置7-11的衬底穿孔。
63.图12图示了根据一些实施例的形成半导体装置的方法。尽管该方法被图示和/或描述为一系列动作或事件，但是应当理解，该方法不限于图示的排序或动作。因此，在一些实施例中，动作可依照不同于所示出的顺序进行，和/或可以同时进行。此外，在一些实施例中，图示的动作或事件可细分为多个动作或事件，其可在分开的时间进行或与其他动作或子动作同时进行。在一些实施例中，可以省略一些图示的动作或事件，并且可以包括其他未图示的动作或事件。
64.在动作102，在第一衬底的正面上方形成装置层。图1a图示了对应于动作102的一些实施例的截面图。
65.在步骤104，形成至少一个通孔，并且至少一个通孔穿透装置层并延伸至第一衬底
中。图1b示出了对应于动作104的一些实施例的截面图。在一些实施例中，至少一个通孔形成为在第一衬底中具有扇贝状侧壁。至少一个通孔的侧壁扇贝或凹入部分可以具有不同的形状和配置，这已在图1j和图3至图6中进行了描述。
66.在步骤106，在至少一个通孔的侧壁上形成衬层，并且衬层填充在与第一衬底相邻的至少一个通孔的扇贝状部分中。图1c图示了对应于动作106的一些实施例的截面图。
67.在步骤108，进行循环沉积和蚀刻工艺，以在至少一个通孔的侧壁上形成导电层，并且导电层覆盖衬层。图1d至图1g图示了对应于动作108的一些实施例的截面图。在一些实施例中，导电层在至少一个衬底穿孔的下部的侧壁上形成得较厚，而在至少一个衬底穿孔的上部的侧壁上形成得较薄。
68.在动作110，薄化第一衬底的背面。图1i和图2b示出了对应于动作110的一些实施例的截面图。
69.在一些实施例中，在动作110的薄化操作之前用填充材料填充至少一个通孔。在一些实施例中，通过在动作110的薄化操作之后去除填充材料来形成至少一个衬底穿孔。
70.在动作112，将第二衬底接合到第一衬底的背面，接合层夹在其间。图2c图示了对应于动作112的一些实施例的截面图。
71.在动作114处，在第二衬底中形成至少一个凹口，以露出至少一个通孔的底部。图2d至图2e图示了对应于动作114的一些实施例的截面图。第二衬底的一个或多个凹口可以具有不同的形状和配置，这已在图2f和图7至图11中描述。
72.在一些实施例中，至少一个通孔在动作110的薄化操作之前具有填充材料，并且在动作114的在第二衬底中形成凹口之后，去除填充材料以形成至少一个衬底穿孔。
73.在动作116，进行切割工艺，以将一个半导体装置与相邻的半导体装置分离。图1j和图2f示出了对应于动作116的一些实施例的截面图。
74.下面结合图1j、图2f和图3至图11对本发明的半导体装置的结构进行说明。
75.在一些实施例中，半导体装置1/2/3/4/5/6/7/8/9/10/11包括电路衬底20、至少一个衬底穿孔65、衬层27和导电层50。电路衬底20包括电子电路(例如，装置层25)。至少一个衬底穿孔65穿过电路衬底20。至少一个衬底穿孔65包括在其侧壁上的多个凹入部分26c。衬层27填充在至少一个衬底穿孔65的多个凹入部分26c中。导电层50设置于至少一个衬底穿孔的侧壁上、覆盖衬层27，并延伸至电路衬底20的表面上。至少一个衬底穿孔65的侧壁上的导电层50的厚度是变化的。在一些实施例中，导电层50包括au、ti、ni、ag和cu或其合金的一层或多层。
76.在一些实施例中，至少一个衬底穿孔65具有下开口65b和上开口65a，上开口65a比下开口65b宽。在一些实施例中，上开口65a具有倾斜且平滑的侧壁，多个凹入部分26c沿下开口65b的侧壁排列。在一些实施例中，电子电路(例如，装置层25)设置在至少一个衬底穿孔65的上开口65a旁边。
77.在一些实施例中，至少一个衬底穿孔65的上开口65a的侧壁上的导电层50的厚度d2小于下开口65b的侧壁上的导电层50的厚度d1。在一些实施例中，上开口65a侧壁上的导电层50的厚度d2等于或小于电路衬底20表面上的导电层50的厚度d3。
78.在一些实施例中，半导体装置还包括支撑衬底30和接合层40。支撑衬底30具有至少一个凹口35。接合层40设置在电路衬底20和支撑衬底30之间，至少一个衬底穿孔65与支
撑衬底30的凹口35空间连通。在一些实施例中，凹口35中没有设置接合层。
79.在一些实施例中，半导体装置1/2/3/4/5/6/7/8/9/10/11包括电路衬底20、钝化层28、至少一个衬底穿孔65、导电层50和绝缘衬层27。电路衬底20包括半导体衬底21和半导体衬底21之上的装置层25。钝化层28设置在装置层25之上。至少一个衬底穿孔65通过钝化层28、装置层25和半导体衬底21。导电层50覆盖钝化层28和至少一个衬底穿孔65的内侧壁。在一些实施例中，至少一个衬底穿孔65的内侧壁上的导电层50的厚度不均匀。绝缘衬层27设置在电路衬底20的导电层50和半导体衬底21之间，绝缘衬层27具有面向半导体衬底21的扇贝状侧壁和面向导电层50的大致光滑的侧壁。
80.在一些实施例中，绝缘衬层27的扇贝状侧壁包括多个凹入部分26c，凹入部分26c的宽度是均匀的，如图1j和图2f所示。在一些实施例中，绝缘衬层27的扇贝状侧壁包括多个凹入部分26c，凹入部分26c的宽度不均匀，如图3至图6所示。
81.在一些实施例中，至少一个衬底穿孔65的内侧壁的上开口65a与装置层25的底面之间的夹角θ小于约90度。从另一角度来看，至少一个衬底穿孔65的上侧壁远离至少一个衬底穿孔65的顶部边缘倾斜。
82.在本发明中，沿着通孔26的侧壁连续形成的导电层足够厚，使得导电层50在光束通过半导体装置的衬底穿孔时不容易被损坏和断裂成不连续的部分。作为光束偏转器的半导体装置是可控的，使得其将光束偏向到可选择的方向。
83.在上述实施例中，作为光束控制器的本发明的半导体装置是为了说明之目的而提供的，并不构成对本发明的限制。在其他实施例中，本发明的半导体装置的衬底穿孔可以起到散热元件的作用，如图13所示。
84.参考图13，在半导体装置12中，中央的衬底穿孔填充有导电材料51，而外围的衬底穿孔65保持开放并用作散热元件。电路衬底20的中央的衬底穿孔的一端电连接到第一集成电路结构52，电路衬底20的中央的衬底穿孔的另一端电连接到第二集成电路结构56。在一些实施例中，第一和第二集成电路结构52以及56中的每一个包括中介层衬底、印刷电路板衬底等。此外，第一和第二集成电路结构52和56中的每一个都可包含装置，或者可不具有装置。在一些实施例中，第一集成电路结构52与第一管芯结构54电连接，第二集成电路结构56与第二管芯结构58电连接。在一些实施例中，第一和第二管芯结构54以及58中的每一个可以是单个管芯或包括垂直堆叠的多个管芯的管芯堆叠。例如，第一管芯结构54是一个立方体，包括多个垂直堆叠的存储芯片，而第二管芯结构58是一个cpu芯片。
85.在一些实施例中，散热器62设置在第二管芯结构58之上，以有效地散发半导体装置的热量。散热器62可以是鳍式散热器或冷板。散热器62直接或通过热界面材料(tim)粘附到第二管芯结构58。在一些实施例中，凸块60还包括在半导体装置12中，设置在散热器62和电路衬底20的装置层25之间，以提供导电和/或散热功能。
86.在一些实施例中，导电层50和导电材料51在相同的工艺步骤中形成。具体来说，中央的衬底穿孔被设计成宽度小于外围的衬底穿孔的宽度。通过这种配置，在循环沉积和蚀刻工艺以形成导电层50的期间，每个中央的衬底穿孔的相对侧壁上的导电材料合并以完全填充中央的衬底穿孔。然而，本公开不限于此。在其他实施例中，当每个中央的衬底穿孔的相对侧壁上的导电材料无法填满中央的衬底穿孔时，可以进一步进行电镀工艺以形成另一个导电层以完全填满中央的衬底穿孔。
87.外围的衬底穿孔中的导电层50不仅设置在外围的衬底穿孔的侧壁上，而且还设置在电路衬底20的表面部分上，以提高散热性能。此外，图3至图6所示的衬底穿孔可根据设计需要取代图13中半导体装置12的外围的衬底穿孔。
88.如上所述，本文描述的各种实施例或示例提供优于现有技术的若干优点。应当理解，这里并未讨论所有优点，所有实施例或示例都不需要特别的优点，并且其他实施例或示例可以提供不同的优点。
89.根据本公开的一方面，一种半导体装置包括衬底、至少一个通孔、衬层和导电层。衬底包括电子电路。至少一个通孔穿过衬底。至少一个通孔在其侧壁上包括多个凹入部分。衬层填满至少一个通孔的多个凹入部分。导电层配置于至少一个通孔的侧壁上、覆盖衬层，并延伸至衬底表面上。至少一个通孔的侧壁上的导电层的厚度是变化的。
90.在一些实施例中，所述至少一个通孔具有下开口和上开口，所述上开口宽于所述下开口。在一些实施例中，所述上开口具有倾斜且平滑的侧壁，并且所述多个凹入部分沿所述下开口的所述侧壁排列。在一些实施例中，在所述至少一个通孔的所述上开口的所述侧壁上的所述导电层的厚度小于在所述下开口的所述侧壁上的所述导电层的厚度。在一些实施例中，在所述上开口的所述侧壁上的所述导电层的厚度等于或小于在所述衬底的所述表面上的所述导电层的厚度。在一些实施例中，所述电子电路设置在所述至少一个通孔的所述上开口旁边。在一些实施例中，还包括：支撑衬底，具有至少一个凹口；以及接合层，设置在所述衬底和所述支撑衬底之间，其中所述至少一个通孔与所述支撑衬底的所述至少一个凹口空间连通。在一些实施例中，在所述凹口中没有设置接合层。在一些实施例中，所述导电层包括au、ti、ni、ag和cu或其合金的一层或多层。
91.根据本公开的另一方面，一种半导体装置包括电路衬底、钝化层、至少一个衬底穿孔、导电层和绝缘衬层。电路衬底包括半导体衬底和半导体衬底之上的装置层。钝化层设置在装置层之上。至少一个衬底穿孔穿过钝化层、装置层和半导体衬底。导电层覆盖钝化层和至少一个衬底穿孔的内侧壁。绝缘衬层设置在电路衬底的导电层与半导体衬底之间，并且绝缘衬层具有面向半导体衬底的扇贝状侧壁和面向导电层的实质上光滑侧壁。
92.在一些实施例中，在所述至少一个衬底穿孔的所述内侧壁上的所述导电层的厚度是不均匀的。在一些实施例中，所述绝缘衬层的所述扇贝状侧壁包括多个凹入部分，所述凹入部分的宽度是不均匀的。在一些实施例中，所述至少一个衬底穿孔的上开口的所述内侧壁与所述装置层的底面之间的夹角小于约90度。在一些实施例中，还包括：支撑衬底，具有至少一个凹口；以及接合层，设置在所述电路衬底和所述支撑衬底之间，其中所述至少一个衬底穿孔与所述支撑衬底的所述至少一个凹口空间连通。
93.根据本公开的另一方面，一种形成半导体装置的方法包括：在第一衬底的正面上方形成装置层；形成至少一个通孔，所述至少一个通孔穿过装置层并延伸至第一衬底中；进行循环沉积和蚀刻工艺，以在至少一个通孔的侧壁上形成导电层；以及薄化第一衬底的背面。
94.在一些实施例中，还包括在形成所述导电层之前，在所述至少一个通孔的所述侧壁上形成衬层，其中所述衬层填充在与所述第一衬底相邻的所述至少一个通孔的扇贝状部分中。在一些实施例中，还包括：在所述薄化之前，用填充材料填充所述至少一个通孔；以及在所述薄化之后，去除所述填充材料以形成至少一个衬底穿孔。在一些实施例中，还包括：
在所述薄化之前，用填充材料填充所述至少一个通孔；所述薄化之后，将第二衬底接合到所述第一衬底的所述背面，接合层夹在其间；在所述第二衬底中形成凹口，以露出所述至少一个通孔的底部；以及去除所述填充材料以形成至少一个衬底穿孔。在一些实施例中，所述第一衬底中的所述至少一个通孔形成为具有扇贝状侧壁。在一些实施例中，所述循环沉积和蚀刻工艺包括m个循环的沉积和蚀刻步骤，并且m是2至5的整数。
95.前述概述了几个实施例或示例的特征，以便本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现与本文中介绍的实施例或示例的相同目的和/或实现相同的优点。本领域技术人员也应该意识到，这样的等效构造并不脱离本发明的精神和范围，在不脱离本发明的精神和范围的情况下，可以对本文进行各种变化、替换和变更。