半导体器件的制作方法

半导体器件
1.相关申请的交叉引用
2.本技术要求于2021年6月1日向韩国知识产权局递交的韩国专利申请no.10-2021-0070658的优先权，其全部内容由此通过引用合并于此。
技术领域
3.本发明构思涉及半导体器件，更具体地，涉及包括场效应晶体管的半导体器件。


背景技术：

4.半导体器件包括由金属氧化物半导体场效应晶体管(mos-fet)组成的集成电路。为了满足对于图案尺寸小和设计规则减少的半导体器件的不断增长的需求，mos-fet正在显著缩小尺寸。mos-fet的尺寸缩小可能导致半导体器件的操作特性劣化。正在进行各种研究，以克服与半导体器件的尺寸缩小相关联的技术限制并实现高性能半导体器件。


技术实现要素：

5.本发明构思的一些示例实施例提供了具有改善的电气性质的半导体器件。
6.根据本发明构思的一些示例实施例，一种半导体器件，可以包括：衬底上的有源图案；所述有源图案上的源/漏图案；连接到所述源/漏图案的沟道图案；所述沟道图案上的栅电极；所述源/漏图案上的有源接触部；所述栅电极上的第一下互连线；以及第二下互连线，所述第二下互连线在所述有源接触部上并且与所述第一下互连线在相同高度上。所述栅电极可以包括电极主体部和电极突起部，其中，所述电极突起部从所述电极主体部的顶表面突起并且与所述第一下互连线的底表面接触。所述有源接触部可以包括接触主体部和接触突起部，其中，所述接触突起部从所述接触主体部的顶表面突起并且与所述第二下互连线的底表面接触。
7.根据本发明构思的一些示例实施例，一种半导体器件，可以包括：衬底上的有源图案；所述有源图案上的源/漏图案；连接到所述源/漏图案的沟道图案；所述沟道图案上的栅电极；所述源/漏图案上的有源接触部；所述栅电极上的第一下互连线；以及第二下互连线，所述第二下互连线在所述有源接触部上并且与所述第一下互连线在相同高度上。所述栅电极可以包括电极主体部和电极突起部，其中，所述电极突起部从所述电极主体部的顶表面突起并且与所述第一下互连线的底表面接触。所述电极突起部可以包括第一阶梯结构，在所述第一阶梯结构处，所述电极突起部的侧表面的斜率不连续地改变。
8.根据本发明构思的一些示例实施例，一种半导体器件，可以包括：衬底，包括在第一方向上彼此相邻的pmosfet区和nmosfet区；第一有源图案和第二有源图案，分别设置在所述pmosfet区和所述nmosfet区上；第一源/漏图案和第二源/漏图案，分别设置在所述第一有源图案和所述第二有源图案上；有源接触部，分别在所述第一源/漏图案和所述第二源/漏图案上；第一沟道图案和第二沟道图案，分别连接到所述第一源/漏图案和所述第二源/漏图案，所述第一沟道图案和所述第二沟道图案中的每个沟道图案包括顺序堆叠并且
彼此不直接接触的第一半导体图案、第二半导体图案和第三半导体图案；第一栅电极和第二栅电极，均在所述第一方向上延伸以跨越所述第一有源图案和所述第二有源图案，所述第一栅电极和所述第二栅电极中的每个栅电极包括介于所述衬底与所述第一半导体图案之间的第一部分、介于所述第一半导体图案与所述第二半导体图案之间的第二部分、介于所述第二半导体图案与所述第三半导体图案之间的第三部分、以及在所述第三半导体图案上的第四部分；第一栅绝缘层和第二栅绝缘层，所述第一栅绝缘层介于所述第一沟道图案与所述第一栅电极之间，所述第二栅绝缘层介于所述第二沟道图案与所述第二栅电极之间；第一栅间隔物和第二栅间隔物，分别在所述第一栅电极的侧表面和所述第二栅电极的侧表面上；第一金属层，在所述第一栅电极和所述第二栅电极上，所述第一金属层包括第一下互连线；以及第二金属层，设置在所述第一金属层上，所述第二金属层包括分别电连接到所述第一互连线的第二互连线。所述有源接触部中的每个有源接触部可以包括接触主体部和接触突起部，所述接触突起部从所述接触主体部的顶表面突起并且与所述第一互连线中对应的第一互连线的底表面接触。所述第一栅电极和所述第二栅电极中的每一个可以包括电极主体部和电极突起部，所述电极突起部从所述电极主体部的顶表面突起并且与所述第一互连线中的对应的第一互连线的底表面接触。
附图说明
9.图1是示出根据本发明构思的一些示例实施例的半导体器件的平面图。
10.图2a、图2b、图2c、图2d和图2e是分别沿图1的线a-a
′
、b-b
′
、c-c
′
、d-d
′
和e-e
′
截取的截面图。
11.图3a是示出图1的区域q的透视图。
12.图3b是示出图2c的区域p的放大图。
13.图3c是示出图2d的区域r的放大图。
14.图3d和图3e是示出图2a的区域s的放大图。
15.图4a、图4b、图5a、图5b、图5c、图5d、图6a、图6b、图6c、图6d、图7a、图7b、图7c、图7d、图8a、图8b、图8c、图9a、图9b、图9c、图10a、图10b、图10c、图10d、图11a、图11b、图11c、图11d、图12a、图12b、图12c和图12d是示出根据本发明构思的一些示例实施例的制造半导体器件的方法的截面图。
具体实施方式
16.现在将参考示出了一些示例实施例的附图来更全面地描述本发明构思的示例实施例。
17.图1是示出根据本发明构思的一些示例实施例的半导体器件的平面图。图2a至图2e是分别沿图1的线a-a
′
、b-b
′
、c-c
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、d-d
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和e-e
′
截取的截面图。图3a是示出图1的区域q的透视图。图3b是示出图2c的区域p的放大图。图3c是示出图2d的区域r的放大图。图3d和图3e是示出图2a的区域s的放大图。
18.参考图1以及图2a至图2e，逻辑单元lc可以设置在衬底100上。构成逻辑电路的逻辑晶体管可以设置在逻辑单元lc上。衬底100可以是半导体衬底，其由硅、锗、硅锗、化合物半导体材料等形成或包括硅、锗、硅锗、化合物半导体材料等。在一些示例实施例中，衬底
100可以是硅衬底。
19.逻辑单元lc可以包括pmosfet区pr和nmosfet区nr。pmosfet区pr和nmosfet区nr可以由在衬底100的上部中形成的第二沟槽tr2限定。换言之，第二沟槽tr2可以设置在pmosfet区pr和nmosfet区nr之间。pmosfet区pr和nmosfet区nr可以在第一方向d1上彼此分隔开，第二沟槽tr2介于它们之间。衬底100可以被称为包括pmosfet区pr和nmosfet区nr，其中pmosfet区pr和nmosfet区nr如图所示在第一方向d1上彼此相邻。
20.第一有源图案ap1和第二有源图案ap2可以由在衬底100的上部中形成的第一沟槽tr1限定。第一有源图案ap1和第二有源图案ap2可以分别设置在pmosfet区pr和nmosfet区nr上。第一沟槽tr1可以比第二沟槽tr2浅。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2可以是衬底100的竖直突起部分。第一有源图案ap1和第二有源图案ap2可以被称为“在衬底100上”。
21.可以设置器件隔离层st以填充第一沟槽tr1和第二沟槽tr2。器件隔离层st可以由氧化硅形成或包括氧化硅。第一有源图案ap1和第二有源图案ap2的上部可以在器件隔离层st上方竖直突起(例如参见图2d)。器件隔离层st可以不覆盖第一有源图案ap1和第二有源图案ap2的上部。器件隔离层st可以覆盖第一有源图案ap1和第二有源图案ap2的下侧表面。衬套绝缘层可以设置在器件隔离层st与第一有源图案ap1和第二有源图案ap2之间。衬套绝缘层可以沿第一沟槽tr1和第二沟槽tr2共形地设置。衬套绝缘层可以由例如sin或sion形成或包括例如sin或sion。
22.第一有源图案ap1可以包括第一沟道图案ch1。第二有源图案ap2可以包括第二沟道图案ch2。如图所示，第一沟道图案ch1和第二沟道图案ch2可以被理解为分别连接到第一源/漏图案sd1和第二源/漏图案sd2。第一沟道图案ch1和第二沟道图案ch2中的每个沟道图案可以包括：依次堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一半导体图案至第三半导体图案sp1、sp2和sp3可以在竖直方向(即第三方向d3)上彼此分隔开(例如彼此不直接接触)。
23.第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个可以由硅(si)、锗(ge)或硅锗(sige)中的至少一种形成或包括其中的至少一种。在一些示例实施例中，第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个可以由晶体硅形成或包括晶体硅。
24.可以在第一有源图案ap1的上部中形成多个第一凹陷rs1。第一源/漏图案sd1可以分别设置在第一凹陷rs1中，并且可以被理解为在第一有源图案ap1上。第一源/漏图案sd1可以是第一导电类型(例如p型)的杂质区。第一沟道图案ch1可以介于每对第一源/漏图案sd1之间。换言之，每对第一源/漏图案sd1可以通过第一沟道图案ch1的堆叠的第一半导体图案至第三半导体图案sp1、sp2和sp3而彼此连接，并且第一沟道图案ch1可以被理解为连接到该对第一源/漏图案sd1。
25.多个第二凹陷rs2可以形成在第二有源图案ap2的上部中，并且可以被理解为在第二有源图案ap2上。第二源/漏图案sd2可以分别设置在第二凹陷rs2中。第二源/漏图案sd2可以是第二导电类型(例如n型)的杂质区。第二沟道图案ch2可以介于每对第二源/漏图案sd2之间。换言之，每对第二源/漏图案sd2可以通过堆叠的第一半导体图案至第三半导体图案sp1、sp2和sp3彼此连接，并且第二沟道图案ch2可以被理解为连接到该对第二源/漏图案sd2。
26.第一源/漏图案sd1和第二源/漏图案sd2可以被理解为分别在第一有源图案ap1和第二有源图案ap2上。第一源/漏图案sd1和第二源/漏图案sd2可以是通过选择性外延生长(seg)工艺形成的外延图案。作为一个示例，第一源/漏图案sd1和第二源/漏图案sd2中的每一个可以具有位于与第三半导体图案sp3的顶表面基本相同的高度上的顶表面。然而，在一些示例实施例中，第一源/漏图案sd1和第二源/漏图案sd2中的每一个的顶表面可以高于第三半导体图案sp3的顶表面。
27.第一源/漏图案sd1可以包括具有比衬底100的晶格常数大的晶格常数的半导体材料(例如sige)。在这种情况下，成对的第一源/漏图案sd1可以对它们之间的第一沟道图案ch1施加压应力。第二源/漏图案sd2可以由与衬底100相同的半导体材料(例如si)形成或包括该相同的半导体材料(例如si)。在一些示例实施例中，第二源/漏图案sd2可以由单晶硅形成或包括单晶硅。
28.第一源/漏图案sd1中的每一个可以包括依次堆叠的第一半导体层sel1和第二半导体层sel2。将参考图2a描述平行于第二方向d2截取的第一源/漏图案sd1的截面形状。
29.第一半导体层sel1可以覆盖第一凹陷rs1的内表面。由于第一凹陷rs1的截面轮廓，第一半导体层sel1可以具有u形截面。第二半导体层sel2可以填充被第一半导体层sel1覆盖的第一凹陷rs1的其余空间。第二半导体层sel2的体积可以大于第一半导体层sel1的体积。换言之，第二半导体层sel2的体积与第一源/漏图案sd1的总体积的比率可以大于第一半导体层sel1的体积与第一源/漏图案sd1的总体积的比率。
30.第一半导体层sel1和第二半导体层sel2中的每一个可以由硅锗(sige)形成或包括硅锗(sige)。具体地，第一半导体层sel1可以设置为具有相对较低的锗浓度。在一些示例实施例中，第一半导体层sel1可以设置为仅包含硅(si)而不包含锗(ge)。第一半导体层sel1的锗浓度的范围可以从0at％到10at％。
31.第二半导体层sel2可以设置为具有相对较高的锗浓度。作为一个示例，第二半导体层sel2的锗浓度的范围可以从30at％到70at％。第二半导体层sel2的锗浓度可以随着第三方向d3上的距离增大而增大。例如，第二半导体层sel2的锗浓度在第一半导体层sel1附近可以是约40at％，但是在其顶部处可以是约60at％。
32.第一半导体层sel1和第二半导体层sel2可以包括杂质(例如硼)，以允许第一源/漏图案sd1具有p型导电性。在一些示例实施例中，第二半导体层sel2中的杂质浓度(以at％为单位)可以高于第一半导体层sel1中的杂质浓度。
33.栅电极ge(例如第一栅电极ge和第二栅电极ge)可以设置为各自跨越第一有源图案ap1和第二有源图案ap2并且各自在第一方向d1上延伸。栅电极ge可以在第二方向d2上以第一间距p1布置。每个栅电极ge可以与第一沟道图案ch1和第二沟道图案ch2竖直重叠，因此可以被理解为“在第一沟道图案ch1和第二沟道图案ch2上”。
34.栅电极ge(例如上述第一栅电极ge和第二栅电极ge中的每个栅电极ge)可以包括：介于衬底100和第一半导体图案sp1之间的第一部分p01、介于第一半导体图案sp1和第二半导体图案sp2之间的第二部分po2、介于第二半导体图案sp2和第三半导体图案sp3之间的第三部分po3、以及第三半导体图案sp3上的第四部分po4。
35.返回参考图2a，pmosfet区pr上的栅电极ge的第一部分至第三部分po1、po2和po3可以具有彼此不同的宽度。例如，第三部分po3在第二方向d2上的最大宽度可以大于第二部
分po2在第二方向d2上的最大宽度。第一部分po1在第二方向d2上的最大宽度可以大于第三部分po3在第二方向d2上的最大宽度。
36.返回参考图2d，栅电极ge可以设置为面向第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个的顶表面、底表面和相对的侧表面。换言之，根据一些示例实施例的逻辑晶体管可以是三维场效应晶体管(例如多桥沟道场效应晶体管(mbcfet))，其中栅电极ge设置为三维地围绕沟道图案。
37.返回参考图1以及图2a至图2d，成对的栅间隔物gs可以分别设置在栅电极ge的第四部分po4的相对的侧表面上。栅间隔物gs可以在第一方向d1上沿着栅电极ge延伸。栅间隔物gs可以包括第一栅间隔物gs和第二栅间隔物gs，分别在第一栅电极ge和第二栅电极ge的侧表面上。栅间隔物gs可以由sicn、sicon或sin中的至少一种形成或包括其中的至少一种。在一些示例实施例中，栅间隔物gs可以具有多层结构，该多层结构包括选自sicn、sicon和sin的至少两种不同的材料。
38.栅绝缘层gi可以介于栅电极ge和第一沟道图案ch1之间以及在栅电极ge和第二沟道图案ch2之间。栅绝缘层gi可以覆盖第一半导体图案至第三半导体图案sp1、sp2和sp3中的每一个的顶表面、底表面和相对的侧表面。栅绝缘层gi可以覆盖栅电极ge下方的器件隔离层st的顶表面(例如参见图2d)。栅绝缘层gi可以包括第一栅绝缘层gi和第二栅绝缘层gi，其中第一栅绝缘层gi介于第一沟道图案ch1与第一栅电极ge之间，并且其中第二栅绝缘层gi介于第二沟道图案ch2与第二栅电极ge之间。
39.在一些示例实施例中，栅绝缘层gi可以包括氧化硅层、氮氧化硅层和/或高k介电层。高k介电层可以由介电常数比氧化硅的介电常数大的高k介电材料中的至少一种形成或包括其中的至少一种。例如，高k介电材料可以包括以下中的至少一种：氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌。在一些示例实施例中，半导体器件可以包括使用负电容器的负电容(nc)fet。例如，栅绝缘层gi可以包括表现铁电特性的铁电层和表现顺电特性的顺电层。
40.铁电层可以具有负电容，并且顺电层可以具有正电容。在两个或更多个电容器串联并且每个电容器都具有正电容的情况下，总电容的值可以减小比每个电容器的电容小。相反，在串联的电容器中的至少一个具有负电容的情况下，串联的电容器的总电容可以具有正值并且可以大于每个电容的绝对值。
41.在具有负电容的铁电层和具有正电容的顺电层串联连接的情况下，串联连接的铁电层和顺电层的总电容可以增大。由于总电容的这种增大，包括铁电层的晶体管在室温下可以具有小于60mv/十年(mv/decade)的亚阈值摆幅(ss)。
42.铁电层可以具有铁电性质。铁电层可以由例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种形成或包括其中的至少一种。此处，氧化铪锆可以是掺杂有锆(zr)的氧化铪。备选地，氧化铪锆可以是由铪(hf)、锆(zr)和/或氧(o)组成的化合物。
43.铁电层还可以包括掺杂剂。例如，掺杂剂可以包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和/或锡(sn)中的至少一种。铁电层中的掺杂剂的种类可以根据铁电层中包括的铁电
材料而变化。
44.在铁电层包括氧化铪的情况下，铁电层中的掺杂剂可以包括例如钆(gd)、硅(si)、锆(zr)、铝(al)和/或钇(y)中的至少一种。
45.在掺杂剂是铝(al)的情况下，铁电层中铝的含量的范围可以从3at％到8at％(原子百分比)。此处，作为掺杂剂的铝的含量可以是铝原子的数量与铪原子和铝原子的数量之比。
46.在掺杂剂是硅(si)的情况下，铁电层中硅的含量的范围可以从2at％到10at％。在掺杂剂是钇(y)的情况下，铁电层中钇的含量的范围可以从2at％到10at％。在掺杂剂是钆(gd)的情况下，铁电层中钆的含量的范围可以从1at％到7at％。在掺杂剂是锆(zr)的情况下，铁电层中锆的含量的范围可以从50at％到80at％。
47.顺电层可以具有顺电性质。顺电层可以由例如氧化硅和/或高k金属氧化物中的至少一种形成或包括其中的至少一种。可以用作顺电层的金属氧化物可以包括例如氧化铪、氧化锆和/或氧化铝中的至少一种，但是本发明构思不限于这些示例。
48.铁电层和顺电层可以由相同的材料形成或包括相同的材料。铁电层可以具有铁电性质，但是顺电层可以不具有铁电性质。例如，在铁电层和顺电层包含氧化铪的情况下，铁电层中的氧化铪的晶体结构可以与顺电层中的氧化铪的晶体结构不同。
49.铁电层可以仅在其厚度处于特定范围中时才表现铁电性质。在一些示例实施例中，铁电层可以具有范围从0.5nm至10nm的厚度，但是本发明构思不限于这个示例。因为与出现铁电性质相关联的临界厚度根据铁电材料的种类而变化，所以铁电材料的厚度可以根据铁电材料的种类而改变。
50.在一些示例实施例中，栅绝缘层gi可以包括单个铁电层。在一些示例实施例中，栅绝缘层gi可以包括彼此分隔开的多个铁电层。栅绝缘层gi可以具有多个铁电层和多个顺电层交替地堆叠的多层结构。
51.栅电极ge可以包括第一金属图案和第一金属图案上的第二金属图案。第一金属图案可以设置在栅绝缘层gi上，并且可以邻近第一半导体图案至第三半导体图案sp1、sp2和sp3。第一金属图案可以包括功函数金属，其可以用于调整晶体管的阈值电压。通过调整第一金属图案的厚度和成分，有可能实现具有期望的阈值电压的晶体管。例如，栅电极ge的第一部分至第三部分po1、po2和po3可以由第一金属图案或功函数金属组成。
52.第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括从钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)组成的组中选择的至少一种金属以及氮(n)。在一些示例实施例中，第一金属图案还可以包括碳(c)。第一金属图案可以包括堆叠的多个功函数金属层。
53.第二金属图案可以包括电阻比第一金属图案低的金属材料。例如，第二金属图案可以包括从钨(w)、铝(al)、钛(ti)和钽(ta)组成的组中选择的至少一种金属。在一些示例实施例中，栅电极ge的第四部分po4可以包括第一金属图案和第一金属图案上的第二金属图案。
54.返回参考图2b，内间隔物ip可以设置在nmosfet区nr上。内间隔物ip可以分别介于第二源/漏图案sd2与栅电极ge的第一部分至第三部分po1、po2和po3之间。内间隔物ip可以与第二源/漏图案sd2直接接触。栅电极ge的第一部分至第三部分po1、po2和po3中的每一个可以通过内间隔物ip与第二源/漏图案sd2分隔开。内间隔物ip可以由sin、sicn或sicon中
的至少一种形成或包括其中的至少一种。
55.第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖栅间隔物gs以及第一源/漏图案sd1和第二源/漏图案sd2。第一层间绝缘层110可以覆盖第一源/漏图案sd1和第二源/漏图案sd2。第二层间绝缘层113可以设置在第一层间绝缘层110上。在一些示例实施例中，第一层间绝缘层110和第二层间绝缘层113可以由氧化硅形成或包括氧化硅。
56.可以在逻辑单元lc的两侧设置在第二方向d2彼此相对的成对的划分结构db。划分结构db可以在第一方向d1上延伸并且与栅电极ge平行。划分结构db和与其相邻的栅电极ge之间的间距可以等于第一间距p1。
57.划分结构db可以设置为穿透第一层间绝缘层110和第二层间绝缘层113，并且可以延伸进第一有源图案ap1和第二有源图案ap2。划分结构db可以穿透第一有源图案ap1和第二有源图案ap2中的每一个的上部。划分结构db可以将逻辑单元lc的第一有源图案ap1和第二有源图案ap2和与之相邻的另一逻辑单元的有源区分开。
58.邻近划分结构db的牺牲层sal可以设置在第一有源图案ap1和第二有源图案ap2中的每一个上。牺牲层sal可以堆叠为彼此分隔开。牺牲层sal中的每一个可以与栅电极ge的第一部分至第三部分po1、po2和po3中的对应一个位于相同的高度。划分结构db可以设置为穿透牺牲层sal。
59.在本说明书中，术语“高度”可以表示竖直高度和/或在竖直方向上与参考位置(例如在第三方向d3上与衬底100的顶表面和/或底表面)相距的距离。因此，当在本文中将第一要素描述为位于比第二要素高的高度时，第一要素可以比第二要素在第三方向d3上离衬底100的底表面更远。此外，当在本文中将第一要素描述为位于比第二要素低的高度时，第一要素可以比第二要素在第三方向d3上更靠近衬底100的底表面。此外，当在本文中将第一要素描述为位于与第二要素相同或基本相同的高度时，第一要素和第二要素可以在第三方向d3上与衬底100的底表面的距离相同/等距地靠近衬底100的底表面。
60.牺牲层sal可以由硅锗(sige)形成或包括硅锗(sige)。每一个牺牲层sal的锗浓度的范围可以从10at％到30at％。牺牲层sal的锗浓度可以高于上述第一半导体层sel1的锗浓度。
61.有源接触部ac可以设置为穿透第一层间绝缘层110和第二层间绝缘层113，并且可以分别电连接到第一源/漏图案sd1和第二源/漏图案sd2。成对的有源接触部ac可以分别设置在栅电极ge的两侧。当在平面图中观察时，有源接触部ac可以是在第一方向d1上伸长的条形图案。在第一方向d1上布置的有源接触部ac可以通过之间插入的围栏图案111彼此分隔开，如图2c所示。如图2c所示，有源接触部ac可以在第一源/漏图案sd1和第二源/漏图案sd2上。围栏图案111可以由sio2、sin、sic、sioc或alo
x
中的至少一种形成或包括其中的至少一种。
62.有源接触部ac可以是自对准接触部。换言之，可以使用栅极电极ge和栅间隔物gs通过自对准工艺形成有源接触部ac。例如，有源接触部ac可以覆盖栅间隔物gs的侧表面的至少一部分。
63.有源接触部ac可以包括导电图案fm和包围导电图案fm的阻挡图案bm。导电图案fm可以由金属材料(例如铝、铜、钨、钼或钴)中的至少一种形成或包括其中的至少一种。阻挡
图案bm可以覆盖导电图案fm的侧表面和底表面。在一些示例实施例中，阻挡图案bm可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴或铂中的至少一种形成或包括其中的至少一种。金属氮化物层可以由氮化钛(tin)、氮化钽(tan)、氮化钨(wn)、氮化镍(nin)、氮化钴(con)或氮化铂(ptn)中的至少一种形成或包括其中的至少一种。
64.在下文中，将参考图3a和图3b更详细地描述有源接触部ac。有源接触部ac可以包括接触主体部lb和接触突起部la。接触主体部lb可以是在第一方向d1上延伸的条形图案，并且可以具有位于第一高度的第一顶表面ts1。接触突起部la可以具有在第三方向d3上从接触主体部lb的第一顶表面ts1突起的形状。接触突起部la可以具有位于第二高度的第二顶表面ts2。接触突起部la的第二顶表面ts2可以与第一金属层m1(例如第一下互连线m1_i1的底表面)直接接触。换言之，有源接触部ac的顶表面可以直接连接到第一下互连线m1_i1而之间没有插入附加结构。因此，至少第一下互连线m1_i1可以被理解为在有源接触部ac上。在一些示例实施例中，有源接触部ac可以分别在第一源/漏图案sd1和第二源/漏图案sd2上。每个有源接触部ac可以包括接触主体部lb和接触突起部la，接触突起部la从接触主体部lb的顶表面突起并且与第一下互连线中对应的一个(例如第一下互连线m1_i1至第五下互连线m1_i5中对应的一个)的底表面接触。
65.第一金属层m1可以设置在第三层间绝缘层130中。第一金属层m1可以设置在第一栅电极ge和第二栅电极ge上。第一金属层m1可以包括第一、第二、第三、第四和第五下互连线m1_i1、m1_i2、m1_i3、m1_i4和m1_i5以及第六下互连线m1_r1和第七下互连线m1_r2(在本文中也被统称为和/或被分别称为“第一互连线”)。下互连线m1_i1、m1_i5、m1_r1和m1_r2中的每一个可以在第二方向d2上延伸以跨越逻辑单元lc。在一些示例实施例中，漏极电压vdd或源极电压vss可以施加到第六下互连线m1_r1和第七下互连线m1_r2。
66.如至少图3a-图3c所示，接触突起部la可以包括第一阶梯结构ski，接触突起部la的侧表面的斜率在第一阶梯结构ski处不连续地改变。例如，接触突起部la可以包括凹陷的侧表面。具体地，接触突起部la的连接到接触主体部lb的下侧表面可以由第一凹陷区rr1限定，并且接触突起部la的连接到第一下互连线m1_i1的上侧表面可以由第二凹陷区rr2限定。第一凹陷区rr1和第二凹陷区rr2可以是空的空间，其通过部分地去除有源接触部ac的上部来形成，并且不连接到第一金属层m1。第一阶梯结构sk1可以被限定在第一凹陷区rr1与第二凹陷区rr2之间的边界附近。可以设置第二层间绝缘层113来填充第一凹陷区rr1。在第二层间绝缘层113与接触主体部lb之间可以设置衬套绝缘层114，但是本发明构思不限于这个示例。第三层间绝缘层130可以设置在第二层间绝缘层113上，以填充第二凹陷区rr2。可以在用于形成第一下互连线m1_i1的图案化工艺期间形成第二凹陷区rr2，并且第二凹陷区rr2可以与第一下互连线m1_i1的侧表面对准。例如，接触突起部la的第二项表面ts2在第一方向d1上的宽度可以基本等于第一下互连线m1_i1的底表面的宽度。
67.第三层间绝缘层130可以延伸进下互连线之间的区域。例如，第三层间绝缘层130的底表面可以低于第一金属层m1的底表面。第二层间绝缘层113、第三层间绝缘层130和衬套绝缘层114中的每一个可以由sio2，sin，sic，sioc或alo
x
中的至少一种形成或包括其中的至少一种。
68.接触主体部lb和接触突起部la可以设置为之间没有界面并且形成单体。换言之，接触主体部lb和接触突起部la可以是由相同的材料同时形成的结构的两部分(例如单个单
一材料的两部分)。阻挡图案bm可以从接触主体部lb的侧表面上的区域延伸到接触突起部la的侧表面上的区域。
69.在下文中，将参考图3a和图3c更详细地描述栅电极ge。栅电极ge可以包括栅主体部gb(在本文中也被称为电极主体部)和栅突起部gc(在本文中也被称为电极突起部)。栅主体部gb可以是在第一方向d1上延伸的线形或条形图案，并且可以具有位于第三高度的第三顶表面ts3。栅突起部gc可以具有在第三方向d3上从栅主体部gb的第三顶表面ts3突起的形状。栅突起部gc可以具有位于第四高度的第四顶表面ts4。栅突起部gc的第四顶表面ts4可以与第一金属层m1(例如第四下互连线m1_i4的底表面)直接接触。换言之，栅电极ge的顶表面可以直接连接到第四下互连线m1_i4而之间没有插入附加结构。在一些示例实施例中，至少第四下互连线m1_i4可以被理解为在栅电极ge上。在一些示例实施例中，第一栅电极ge和第二栅电极ge中的每一个可以包括栅主体部gb和栅突起部gc，栅突起部gc从栅主体部gb的顶表面突起并且与相应的第一下互连线(例如第一下互连线m1_i1至第五下互连线m1_i5中相应的一个)的底表面接触。
70.如至少图3a-图3c所示，栅突起部gc可以包括第二阶梯结构sk2，栅突起部gc的侧表面的斜率在第二阶梯结构sk2处不连续地改变。例如，栅突起部gc可以包括凹陷的侧表面。具体地，栅突起部gc的连接到栅主体部gb的下侧表面可以由第三凹陷区rr3限定，并且栅突起部gc的连接到第四下互连线m1_i4的上侧表面可以由第四凹陷区rr4限定。第三凹陷区rr3和第四凹陷区rr4可以是空的空间，其通过部分地去除栅电极ge的上部而形成的并且不连接到第一金属层m1。第二阶梯结构sk2可以被限定在第三凹陷区rr3与第四凹陷区rr4之间的边界附近。可以设置第二层间绝缘层113来填充第三凹陷区rr3。在第二层间绝缘层113与栅主体部gb之间可以设置衬套绝缘层114，然而，本发明构思不限于这个示例。第三层间绝缘层130可以设置在第二层间绝缘层113上，以填充第四凹陷区rr4。第四凹陷区rr4可以是在用于形成第四下互连线m1_i4的图案化工艺期间形成的，并且可以与第四下互连线m1_i4的侧表面对准。因此，栅突起部gc可以包括与第四下互连线m1_i4的侧表面对准的侧表面(例如其至少部分地限定第四凹陷区rr4)。例如，栅突起部gc的第四顶表面ts4在第一方向d1上的宽度可以基本等于第四下互连线m1_i4的底表面的宽度。
71.栅主体部gb和栅突起部gc可以设置为之间没有界面并且形成单体。换言之，栅主体部gb和栅突起部gc可以是由相同的材料同时形成的结构的两部分(例如单个单一材料的两部分)。栅绝缘层gi可以从栅主体部gb的侧表面上的区域延伸到栅突起部gc的侧表面上的区域。
72.如图3b所示，有源接触部ac的接触突起部la可以邻近栅电极ge的连接到第二下互连线m1_i2的栅突起部gc。更具体地，连接到第一下互连线m1_i1的接触突起部la的第二顶表面ts2可以与连接到第二下互连线m1_i2的栅突起部gc的第四顶表面ts4分隔开第一距离d1。第一下互连线m1_i1和第二下互连线m1_i2可以是在与栅电极ge的延伸方向交叉的方向上或在第二方向d2上延伸并且彼此相邻且平行的互连线。
73.至少参考图2a-图3c，第一下互连线m1_i1可以(例如直接或间接)在栅电极ge上，第二下互连线m1_i2可以(例如直接或间接)在有源接触部ac上并且可以在与第一下互连线m1_i1相同的高度上，其中栅电极ge可以包括栅主体部gb和栅突起部gc，栅突起部gc从栅主体部gb的顶表面(例如ts3)突起并且与第一下互连线m1_i1的底表面接触，并且其中有源接
触部ac包括接触主体部lb和接触突起部la，接触突起部la从接触主体部lb的顶表面(例如ts1)突起并且与第二下互连线m1_i2的底表面接触。如图所示，栅突起部gc可以包括与第一下互连线m1_i1的侧表面对准的侧表面(例如在两者间的界面处至少部分地共面)。如图所示，第一下互连线m1_i1和第二下互连线m1_i2可以在与栅电极ge的延伸方向交叉的方向上延伸(例如可以被延长)并且可以彼此平行。
74.类似地，如图3c所示，栅电极ge的栅突起部gc可以邻近连接到第五下互连线m1_i5的接触突起部la。更具体地，连接到第四下互连线m1_i4的栅突起部gc的第四顶表面ts4可以与连接到第五下互连线m1_i5的接触突起部la的第二顶表面ts2分隔开第二距离d2。第二距离d2和第一距离d1可以彼此相等或者可以彼此不同。第一顶表面ts1可以与第三顶表面ts3位于相同的高度，但是本发明构思不限于这个示例。第二顶表面ts2(其可以被认为是栅突起部gc的顶表面)可以与第四顶表面ts4(其可以被考认为是接触突起部la的顶表面)位于相同的高度，但是本发明构思不限于这个示例。如图所示，至少(例如直接)在有源接触部ac上的第一下互连线m1_i1可以与(例如直接)在栅电极ge上的第四下互连线m1_i4处于相同的高度。
75.随着半导体器件的集成密度增大，有源接触部ac与栅电极ge之间的距离会减小，因此存在诸如通孔或接触部之间出现不期望的连接之类的工艺故障不断增加的风险。根据本发明构思的一些示例实施例，通过从有源接触部ac的上部形成接触突起部la并且从栅电极ge的上部形成栅突起部gc，能够容易地将有源接触部ac和栅电极ge连接到下互连线，而无需用于与下互连线连接的附加的通孔或接触部。因此，能够防止在形成附加的通孔或接触部时可能出现的错位问题或连接故障。此外，由于存在凹陷区，能够使接触突起部la与栅突起部gc分开足够大的距离，因此能够防止工艺缺陷(例如接触突起部la与栅突起部gc之间的接触或短路问题)。
76.可以在有源接触部ac和第一源/漏图案sd1之间以及在有源接触部ac和第二源/漏图案sd2之间插入硅化物图案sc。有源接触部ac可以通过硅化物图案sc电连接到第一源/漏图案sd1或第二源/漏图案sd2。硅化物图案sc可以由金属硅化物材料(例如硅化钛、硅化钽、硅化钨、硅化镍或硅化钴)中的至少一种形成或包括其中的至少一种。
77.参考图3d和图3e，栅电极ge与有源接触部ac之间的栅间隔物gs可以在第三方向d3上突起到接触主体部lb的顶表面和/或栅主体部gb的顶表面上方。然而，在一些示例实施例中，栅间隔物gs的顶表面可以位于等于或低于接触主体部lb的顶表面和/或栅主体部gb的顶表面的高度上。第二层间绝缘层113和衬套绝缘层114可以设置为覆盖接触主体部lb和栅主体部gb。在一些示例实施例中，第二层间绝缘层113可以覆盖栅主体部gb的顶表面和栅突起部gc的侧表面，并且第二层间绝缘层113可以覆盖接触主体部lb的顶表面和接触突起部la的侧表面。在一些示例实施例中，接触主体部lb和栅主体部gb可以由第二层间绝缘层113和衬套绝缘层114共同覆盖，如图3d所示。备选地，覆盖接触主体部lb的衬套绝缘层114a和第二层间绝缘层113a可以与覆盖栅主体部gb的衬套绝缘层114b和第二层间绝缘层113b不同，如图3e所示。因此，接触主体部lb上的第二层间绝缘层113a与栅主体部gb上的第二层间绝缘层113b可以通过介于两者之间的衬套绝缘层114a和衬套绝缘层114b而分隔开。例如，第二层间绝缘层113b可以覆盖栅主体部gb的顶表面和栅突起部gc的侧表面，第二层间绝缘层113a可以覆盖接触主体部lb的顶表面和接触突起部la的侧表面，并且至少一个衬套绝缘
层(例如114a和/或114b)可以在第二层间绝缘层113a与第二层间绝缘层113b之间。至少一个衬套绝缘层(例如114a和/或114b)可以隔离第二层间绝缘层113a和第二层间绝缘层113b以免彼此直接接触。
78.返回参考图1，在第二方向d2上延伸的第一单元边界cb1可以被限定在逻辑单元lc的一部分中。在第二方向d2上延伸的第二单元边界cb2可以被限定在逻辑单元lc的与第一单元边界cb1相对的另一部分中。被施加漏极电压vdd(即电源电压)的第六下互连线m1_r1可以设置在第一单元边界cb1上。被施加漏极电压vdd的第六下互连线m1_r1可以沿第一单元边界cb1并且在第二方向d2上延伸。被施加源极电压vss(即地电压)的第七下互连线m1_r2可以设置在第二单元边界cb2上。被施加源极电压vss的第七下互连线m1_r2可以沿第二单元边界cb2并且在第二方向d2上延伸。第一下互连线m1_i1至第五下互连线m1_i5可以在第一方向d1上以第二间距p2布置。第二间距p2可以小于第一间距p1。
79.第二金属层m2可以设置在第四层间绝缘层140中。第二金属层m2可以包括上互连线m2_i。第二金属层m2可以设置在第一金属层m1上。第二金属层m2可以包括第二互连线(例如上连接线m2_i)，其分别电连接到第一下互连线(例如第一下互连线m1_i1至第五下互连线m1_i5中的至少两个)。上互连线m2_i中的每一个可以是沿第一方向d1延伸的线形或条形图案。换言之，上互连线m2_i可以在第一方向d1上延伸并且可以彼此平行。当在平面图中查看时，上互连线m2_i可以与栅电极ge平行。上互连线m2_i可以在第二方向d2上以第三间距p3布置。第三间距p3可以小于第一间距p1。第三间距p3可以大于第二间距p2。
80.第二金属层m2还可以包括上通路vi。可以在上互连线m2_i下方设置上通孔vi。上通孔vi可以将下互连线连接到上互连线m2_i。第二金属层m2的上互连线m2_i和其下方的上通孔vi可以通过相同的工艺形成并且可以形成为单体。
81.第一金属层m1的下互连线m1_r1、m1_r2以及m1_i1至m1_i5和第二金属层m2的上互连线m2_i可以包括相同的材料或者可以包括彼此不同的导电材料。例如，下互连线m1_r1、m1_r2以及m1_i1至m1_i5和上互连线m2_i可以由金属材料(例如铝、铜、钨、钼和钴)中的至少一种形成或包括其中的至少一种。
82.在一些示例实施例中，虽然未示出，但是可以在第四层间绝缘层140上进一步堆叠附加的金属层(例如m3、m4、m5等)。堆叠的金属层中的每一个可以包括构成互连结构的走线线路。
83.图4a至图12d是示出制造根据本发明构思的一些示例实施例的半导体器件的方法的截面图。具体地，图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a和图12a是与图1的线a-a
′
相对应的截面图。图5b、图6b和图7b是与图1的线b-b
′
相对应的截面图。图5c、图6c、图7c、图8b、图9b、图10c、图11c和图12c是与图1的线c-c
′
相对应的截面图。图4b、图5d、图6d、图7d、图8c、图9c、图10d、图11d和图12d是与图1的线d-d
′
相对应的截面图。图10b、图11b和图12b是与图1的线e-e
′
相对应的截面图。
84.参考图1、图4a和图4b，可以设置包括pmosfet区pr和nmosfet区nr的衬底100。牺牲层sal和有源层acl可以在衬底100上交替地堆叠。牺牲层sal可以由硅(si)、锗(ge)或硅锗(sige)中的一种形成或包括其中的一种，并且有源层acl可以由硅(si)、锗(ge)或硅锗(sige)中的另一种形成或包括其中的另一种。例如，牺牲层sal可以由硅锗(sige)形成或包括硅锗(sige)，并且有源层acl可以由硅(si)形成或包括硅(si)。牺牲层sal中每一个的锗
浓度的范围可以从10at％到30at％。
85.掩模图案可以分别形成在衬底100的pmosfet区pr和nmosfet区nr上。掩模图案可以是在第二方向d2上延伸的线形或条形图案。可以执行将掩模图案用作蚀刻掩模的第一图案化工艺，以形成限定第一有源图案ap1和第二有源图案ap2的第一沟槽tr1。第一有源图案ap1和第二有源图案ap2可以分别形成在pmosfet区pr和nmosfet区nr上。第一有源图案ap1和第二有源图案ap2中的每一个可以包括在其上部中设置并且交替地堆叠的牺牲层sal和有源层acl。
86.可以对衬底100上执行第二图案化工艺，以形成限定pmosfet区pr和nmosfet区nr的第二沟槽tr2。衬底100可以被称为具有pmosfet区pr和nmosfet区nr，其中pmosfet区pr和nmosfet区nr如图所示地彼此相邻。第二沟槽tr2可以形成为比第一沟槽tr1深。此后，可以在衬底100上形成器件隔离层st以填充第一沟槽tr1和第二沟槽tr2。例如，可以在衬底100上形成绝缘层以覆盖第一有源图案ap1和第二有源图案ap2。可以通过使绝缘层凹陷直到显露牺牲层sal为止，来形成器件隔离层st。器件隔离层st可以由至少一种绝缘材料(例如氧化硅)形成或包括该绝缘材料。第一有源图案ap1和第二有源图案ap2中的每一个可以包括在器件隔离层st上方突起的上部。
87.参考图5a至图5d，可以在衬底100上形成牺牲图案pp，以跨越第一有源图案ap1和第二有源图案ap2。牺牲图案pp中的每一个可以是在第一方向d1上延伸的线形或条形图案。牺牲图案pp可以在第二方向d2上以特定的间距布置。
88.具体地，形成牺牲图案pp可以包括：在衬底100上形成牺牲层；在牺牲层上形成硬掩模图案mp；以及使用硬掩模图案mp作为蚀刻掩模来图案化牺牲层。牺牲层可以由多晶硅形成或包括多晶硅。
89.成对的栅间隔物gs可以分别形成在牺牲图案pp中每一个的两个侧表面上。形成栅间隔物gs可以包括：在衬底100上共形地形成栅间隔物层；以及各向异性地蚀刻栅间隔物层。栅间隔物层可以由sicn、sicon或sin中的至少一种形成或包括其中的至少一种。备选地，栅间隔物层可以是包括sicn、sicon或sin中的至少两种的多层结构。
90.可以在第一有源图案ap1的上部中形成第一凹陷rs1。器件隔离层st的位于每个第一有源图案ap1的两侧的部分可以在形成第一凹陷rs1的过程中凹陷。可以通过将硬掩模图案mp和栅极间隔部gs用作蚀刻掩模来蚀刻第一有源图案ap1的上部而形成第一凹陷部rs1。可以在第一凹陷rs1中分别形成第一源/漏图案sd1。具体地，可以执行将第一凹陷rs1的内表面用作种子层的第一seg工艺，以形成第一半导体层sel1。可以将通过第一凹陷rs1显露的第一半导体图案至第三半导体图案sp1、sp2和sp3以及衬底100用作种子，来生长第一半导体层sel1。作为示例，第一seg工艺可以包括化学气相沉积(cvd)工艺或分子束外延(mbe)工艺。
91.第一半导体层sel1可以包括具有比衬底100的晶格常数大的晶格常数的半导体材料(例如sige)或由该半导体材料形成。第一半导体层sel1可以形成为具有相对较低的锗浓度。在一些示例实施例中，第一半导体层sel1可以仅包含硅(si)，而不包含锗(ge)。第一半导体层sel1的锗浓度的范围可以从0at％到10at％。
92.可以通过在第一半导体层sel1上执行第二seg工艺来形成第二半导体层sel2。第二半导体层sel2可以形成为完全填充第一凹陷rs1。第二半导体层sel2可以形成为具有相
对较高的锗浓度。作为示例，第二半导体层sel2的锗浓度的范围可以从30at％到70at％。
93.第一半导体层sel1和第二半导体层sel2可以构成第一源/漏图案sd1。第一半导体层sel1和第二半导体层sel2可以在第一seg工艺和第二seg工艺期间原位掺杂杂质。备选地，在形成第一源/漏图案sd1之后，可以通过离子注入工艺对第一源/漏图案sd1掺杂杂质。第一源/漏图案sd1可以被掺杂以具有第一导电类型(例如p型)。
94.第二凹陷rs2可以在第二有源图案ap2的上部中形成。第二源/漏图案sd2可以分别形成在第二凹陷rs2中。具体地，可以通过使用第二凹陷rs2的内表面作为种子层的seg工艺来形成第二源/漏图案sd2。在一些示例实施例中，第二源/漏图案sd2可以由与衬底100相同的半导体材料(例如si)形成或包括该相同的半导体材料。第二源/漏图案sd2可以被掺杂以具有第二导电类型(例如n型)。
95.参考图6a至图6d，第一层间绝缘层110可以形成为覆盖第一源/漏图案sd1和第二源/漏图案sd2，然后可以在第一层间绝缘层110上执行平坦化工艺以显露牺牲图案pp的至少一部分。接着，可以形成上沟槽et1以显露牺牲层sal的侧表面。可以选择性地去除设置在pmosfet区pr和nmosfet区nr上并且通过上沟槽et1显露的牺牲层sal。具体地，可以执行仅选择性地蚀刻牺牲层sal的蚀刻工艺，以仅去除牺牲层sal并保留第一半导体图案至第三半导体图案sp1、sp2和sp3。因为选择性地去除了牺牲层sal，所以只有第一半导体图案至第三半导体图案sp1、sp2和sp3可以留在第一有源图案ap1和第二有源图案ap2中的每一个上。在下文中，通过去除牺牲层sal而形成的空区域将被称为第三凹陷et2。第三凹陷et2可以被限定在第一半导体图案至第三半导体图案sp1、sp2和sp3之间。
96.参考图7a至图7d，可以在第三凹陷et2中形成内间隔物ip。在一些示例实施例中，可以通过形成用于覆盖第二源/漏图案sd2的绝缘层并且对绝缘层执行蚀刻工艺，来形成内间隔物ip。内间隔物ip可以由sio2、sin、sic、sioc或alo
x
中的至少一种形成或包括其中的至少一种。
97.可以在上沟槽et1和第三凹陷et2中共形地形成栅绝缘层gi。可以在栅绝缘层gi上形成栅电极ge。栅电极ge可以形成为填充上沟槽et1和第三凹陷et2。具体地，栅电极ge可以包括填充第三凹陷et2的第一部分至第三部分po1、po2和po3。栅电极ge还可以包括填充上沟槽et1的第四部分po4。可以在栅电极ge上形成栅封盖图案gp。
98.参考图8a至图8c，可以去除在栅电极ge之间的第一层间绝缘层110的上部，并且可以在栅电极ge之间形成用于限定有源接触部ac的区域的围栏图案111。围栏图案111可以由sio2、sin、sic、sioc或alo
x
中的至少一种形成或包括其中的至少一种。
99.参考图9a至图9c，可以去除围栏图案111之间的第一层间绝缘层110，以显露第一源/漏图案sd1和第二源/漏图案sd2，然后可以在第一源/漏图案sd1和第二源/漏图案sd2上形成有源接触部ac。形成有源接触部ac可以包括顺序形成阻挡图案bm和导电图案fm，以及执行平坦化工艺。可以执行平坦化工艺以显露栅电极ge的顶表面。阻挡图案bm可以形成为包括金属层和金属氮化物层。导电图案fm可以由金属材料(例如铝、铜、钨、钼和钴)中的至少一种形成或包括其中的至少一种。在形成有源接触部ac的过程中，可以在有源接触部ac与第一源/漏图案sd1之间以及在有源接触部ac与第二源/漏图案sd2之间分别形成硅化物图案sc。在一些示例实施例中，硅化物图案sc可以由硅化钛、硅化钽、硅化钨、硅化镍或硅化钴中的至少一种形成或包括其中的至少一种。
100.参考图10a至图10d，可以形成掩模图案hm，以限定栅电极ge的上部中的栅突起部gc并限定有源接触部ac的上部中的接触突起部la。掩模图案hm可以由光刻胶材料、氮化硅或氮氧化硅中的至少一种形成或包括其中的至少一种。可以通过蚀刻栅电极ge和有源接触部ac的经由掩模图案hm显露的上部来形成第一凹陷区rr1。因此，栅突起部gc可以形成在栅电极ge的上部中，并且接触突起部la可以形成在有源接触部ac的上部中。栅电极ge的在栅突起部gc下方的下部可以被限定为栅主体部gb，并且有源接触部ac在接触突起部la下方的下部可以被限定为接触主体部lb。形成第一凹陷区rr1可以包括干蚀刻工艺和/或湿蚀刻工艺。因此，栅突起部gc和接触突起部la可以作为相同蚀刻工艺的结果而形成，但是在一些示例实施例中，它们可以由不同的蚀刻工艺分别形成。在形成栅突起部gc、形成接触突起部la以及形成覆盖它们的绝缘层的工艺步骤是通过分离的沉积工艺执行的情况下，半导体器件可以被形成为具有图3e的结构。
101.参考图11a至图11d，可以去除掩模图案hm，可以形成绝缘层以填充第一凹陷区rr1，然后可以通过在绝缘层上执行平坦化工艺来形成第二层间绝缘层113。第二层间绝缘层113的顶表面可以形成在与接触突起部la的顶表面和栅突起部gc的顶表面相同的高度上。第二层间绝缘层113可以由sio2、sin、sic、sioc或alo
x
中的至少一种形成或包括其中的至少一种。
102.参考图12a至图12d，可以在第二层间绝缘层113上形成金属层，并且可以对金属层进行图案化，以形成下互连线m1_r1、m1_r2以及m1_i1至m1_i5。在图案化金属层的过程中，也可以部分地蚀刻第二层间绝缘层113、接触突起部la和栅突起部gc以形成第二凹陷区rr2。
103.返回参考图2a至图2e，可以形成包括上通孔vi和上互连线m2_i的第二金属层m2。第二金属层m2可以形成在第四层间绝缘层140中。第二金属层m2的上互连线m2_i和上通孔vi可以通过双镶嵌工艺一次形成。下互连线m1_r1、m1_r2以及m1_i1至m1_i5和上互连线m2_i可以由金属材料(例如铝、铜、钨、钼和钴)中的至少一种形成或包括其中的至少一种。
104.根据本发明构思的一些示例实施例，半导体器件可以包括构成有源接触部的上部的接触突起部以及构成栅电极的上部的栅突起部，因此可以容易地将有源接触部和栅电极连接到下互连线，而无需在两者之间插入附加的通孔或接触部。因此，能够防止形成附加的通孔或接触部时可能出现的错位问题或连接故障。此外，由于存在凹陷区，所以能够使接触突起部与栅突起部分开足够大的距离，并且由此防止工艺缺陷(例如接触突起部与栅突起部之间的接触或短路问题)。
105.尽管已经具体示出和描述了本发明构思的一些示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。