核间数据传输方法、多核芯片及机器可读存储介质与流程

1.本发明涉及通信技术领域，具体地涉及一种核间数据传输方法、多核芯片及机器可读存储介质。


背景技术：

2.目前，单核处理器难以满足用户的需求，故而多核处理器应运而生。多核处理器面临两种核间通信：一种是核与核之间控制状态信息，另一种是核间数据传输通信。其中，针对核间数据传输，目前主要有两种实现方式：
3.一是通过流水作业的形式来对数据进行传输处理，例如，在cpu0中完成数据处理任务0之后，数据在cpu0的私有缓存区缓存，并更新内存条中的相关数据；由cpu1从cpu0的私有缓存区取出，进而完成数据处理任务1，cpu1再将数据存储在其私有缓存区；由cpu2取出进而完成数据处理任务2等，以此类推。但这种通过跨异核缓存来提取数据的方法会有较长的延时。并且，这种流水作业的形式中往往也需要通过共享共存来进行两个核间的数据交互，而这又将带来如下的共享内存的形式的缺陷。
4.二是纯粹地基于共享内存实现，如cpu0和cpu1各自在共享内存中存储数据，并通过共享内存获取对方存储的数据。但是，cpu访问共享内存所消耗的时钟周期远远大于访问私有缓存区所消耗的时钟，造成访问的实时性很差。
5.因此，目前的核间数据传输方案使得多核处理器在实时性、可靠性、稳定性等方面的性能都大打折扣。


技术实现要素：

6.本发明实施例的目的是提供一种核间数据传输方法、多核芯片及机器可读存储介质，用于至少部分地解决上述技术问题。
7.为了实现上述目的，本发明实施例提供一种核间数据传输方法，应用于具有发送核和接收核的多核芯片，且包括：在所述发送核端，向所述接收核发送数据传输指令，其中所述数据传输指令包括待传送数据的数据存储地址；以及在所述接收核端，解码所述数据传输指令以得到所述数据存储地址，并基于所述数据存储地址获取所述待传送数据，并将所述待传送数据存储至所述接收核的私有缓存区中。
8.可选地，所述发送核和所述接收核的内部各自配置有状态机，该状态机用于监视并管理相应核中的数据状态，且所述数据传输指令中还包括通过所述状态机监视所得的数据状态。
9.可选地，所述核间数据传输方法还包括：当所述待传送数据被存储至所述接收核的私有缓存区中时，通过所述状态机将所述待传送数据的数据状态由私有状态更新为共享状态；和/或针对所述发送核和所述接收核两者各自在私有缓存区缓存有相同任务对应的数据的情形，若所述发送核和所述接收核中的一者对该数据进行了处理，则通过所述状态机将另一者的私有缓存区的相应数据的数据状态修改为无效状态。
10.可选地，在所述解码所述数据传输指令之前，所述核间数据传输方法还包括：在所述接收核接收到所述数据传输指令时，比较所述数据传输指令与接收核的当前处理任务之间的优先级，并在所述数据传输指令的优先级更高时，中断所述当前处理任务。
11.可选地，所述比较所述数据传输指令与接收核的当前处理任务之间的优先级包括：在所述数据传输指令中配置用于指向预设优先级判别器的优先级判别器地址；以及从所述数据传输指令中获取所述优先级判别器地址，以触发所述优先级判别器进行所述数据传输指令与接收核的当前处理任务之间的优先级比较。
12.可选地，所述中断所述当前处理任务包括：通过预设的中断信号堆栈向预设的中断控制器发送信号，以使得所述中断控制器产生中断信号以中断所述当前处理任务；以及通过预设的现场信号堆栈将被中断的所述当前处理任务对应的执行数据写入所述发送核和所述接收核的共享内存中。
13.可选地，所述多核芯片被配置为采用amp结构，且在所述amp结构中，所述发送核和所述接收核中的一者被配置为运行操作系统，而另一者被配置为运行裸机程序。
14.本发明实施例还提供一种多核芯片，所述多核芯片至少包括发送核和接收核，并且：所述发送核，被配置为向所述接收核发送数据传输指令，其中所述数据传输指令包括待传送数据的数据存储地址；以及所述接收核，被配置为解码所述数据传输指令以得到所述数据存储地址，并基于所述数据存储地址获取所述待传送数据，并将所述待传送数据存储至所述接收核的私有缓存区中。
15.可选地，所述多核芯片还包括：存储部分，用于存储待执行任务对应的数据，且该存储部分包括：所述发送核和所述接收核各自具有的一级缓存区和二级缓存区；以及所述发送核和所述接收核共同具有的共享内存区及动态随机存取存储器(dynamic random access memory，dram)；仲裁部分，用于进行关于从所述存储部分调度的数据的传输与相应核的当前处理任务之间的执行顺序的仲裁；以及执行部分，用于根据所述仲裁部分的仲裁结果，执行数据传输或任务中断。
16.可选地，所述存储部分还被配置具有：状态机，且该状态机被配置为监视并管理所述存储部分所存储的数据的数据状态。
17.可选地，所述状态机通过以下方式管理所述数据状态：当所述待传送数据被存储至所述接收核的私有缓存区中时，所述状态机将所述待传送数据的数据状态由私有状态更新为共享状态；和/或针对所述发送核和所述接收核两者各自在私有缓存区缓存有相同任务对应的数据的情形，若所述发送核和所述接收核中的一者对该数据进行了处理，则所述状态机将另一者的私有缓存区的相应数据的数据状态修改为无效状态。
18.可选地，所述一级缓存区和/或二级缓存区被配置为支持所述数据传输指令的传送；和/或在所述发送核和所述接收核各自对应的存储部分中，建立指令通道以用于支持所述数据传输指令的传送。
19.可选地，所述仲裁部分配置有：调度器，用于在所述接收核接收到所述数据传输指令时，比较所述数据传输指令与接收核的当前处理任务之间的优先级，并在所述数据传输指令的优先级更高时，中断所述当前处理任务。
20.可选地，所述调度器包括：优先级判别器，其被预先配置且在所述数据传输指令中配置有相应的优先级判别器地址，用于进行所述数据传输指令与接收核的当前处理任务之
间的优先级比较；中断信号堆栈，用于在所述数据传输指令的优先级高于接收核的当前处理任务的优先级时，指示所述执行部分中断所述当前处理任务；以及现场信号堆栈，用于将被中断的所述当前处理任务对应的执行数据写入所述发送核和所述接收核的共享内存中。
21.可选地，所述执行部分配置有：中断控制器，用于响应于所述仲裁部分的仲裁结果，执行任务中断操作。
22.可选地，所述多核芯片被配置为采用amp结构，且在所述amp结构中，所述发送核和所述接收核中的一者被配置为运行操作系统，而另一者被配置为运行裸机程序。
23.本发明实施例还提供一种机器可读存储介质，该机器可读存储介质上存储有指令，该指令用于使得机器执行上述任意的核间数据传输方法。
24.通过上述技术方案，本发明实施例通过数据传输指令将所需处理的数据缓存在接收核的私有缓存区中，从而在接收核处理所需数据任务时，直接可在私有缓存区命中数据，不需要再访问共享内存，大大缩短了时钟消耗，提升了处理器性能。
25.本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
26.附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：
27.图1是amp模式下的示例双核处理器的结构示意图；
28.图2是基于amp模式实现的基于ipc机制的核间数据传输原理图；
29.图3是本发明实施例的核间数据传输方法的流程示意图；
30.图4是本发明实施例中的示例中通过判别器进行优先级判别的原理示意图以及调度器的结构示意图；
31.图5是本发明实施例的示例中的数据传输流程图；以及
32.图6是本发明实施例的多核芯片的结构示意图。
33.附图标记说明
34.410、优先级判别器；420、中断信号堆栈；430、现场保护堆栈；610、存储部分；620、仲裁部分；630、执行部分。
具体实施方式
35.以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。
36.在介绍本发明实施例的具体方案之前，在此先对本发明实施例所涉及的amp结构及其上实现的进程间通信(inter-process communication，ipc)介绍，以便于本领域技术人员能够更清楚地理解本发明实施例。
37.图1是amp模式下的示例双核处理器的结构示意图。如图1所示，在该amp模式下，一个核心core0运行操作系统，另一个核心core1运行裸核程序，其中各个内核均包含有私有缓存区，即一级缓存区和二级缓存区，且两个内核与其共享内存(即最后一级缓存区(last-level-cache，llc))及动态随机存取存储器(dynamic random access memory，dram)相连
接。另外，该双核处理器支持ipc机制。
38.需说明的是，本发明实施例以双核处理器为例，但不局限于双核。
39.进一步以双核包括发送核和接收核为例，图2是基于amp模式实现的基于ipc机制的核间数据传输原理图，其中双核处理器包括发送核core0和接收核core1，而图中两者各自的灰色部分表示各自的私有缓存区。如图2所示，数据会被缓存到内核的私有缓存区内，待内核需要做数据处理任务的时候，通过相关指令缓存命中数据，例如在core0中完成数据处理任务之后，core0将通知相关数据物理内存(dram)与共享内存地址，更新数据状态并保存到私有缓存区的原有数据存储地址中，core1再通过将数据缓存至本内核core1的私有缓存区内进行数据读取与处理，然后内核core1再通知更新数据状态并保存。
40.可知，这种基于ipc机制的核间数据传输方案因数据传输形式基于共享内存或物理内存(下文将主要以访问共享内存为例)，接收核在读取数据时需要访问共享内存或dram，同时由于是双核协同处理数据，存在两个内核读取数据信息状态不一致而导致冲突，大大增加了处理器的延时，降低了处理器的综合性能。
41.基于上述介绍的amp结构及ipc机制，本发明实施例提出了新的核间数据传输方案，具体将介绍如下。
42.图3是本发明实施例的核间数据传输方法的流程示意图，该方法应用于具有发送核和接收核的多核芯片，其中多核芯片包括但不限于多核处理器。参考图3，该核间数据传输方法可以包括以下的步骤s100和步骤s200：
43.步骤s100，在所述发送核端，向所述接收核发送数据传输指令，其中所述数据传输指令包括待传送数据的数据存储地址。
44.步骤s200，在所述接收核端，解码所述数据传输指令以得到所述数据存储地址，并基于所述数据存储地址获取所述待传送数据，并将所述待传送数据存储至所述接收核的私有缓存区中。
45.举例而言，在数据传输指令中包括待传送数据的数据存储地址(一般是指数据的物理地址)，进而使得接收核可以基于数据传输指令的指示而将数据存储至自身的私有缓存区中，并在需要时直接从私有缓存区中获取数据，不再需要经过共享内存来获取数据。基于此，例如在内核core1执行处理需要数据时，直接可在其私有缓存区内缓存命中数据，不需要再访问共享内存，大大缩短了延时带来的时钟消耗，实现了内核间数据高速传输，提升了处理器的包括实时性、可靠性、稳定性等的综合性能。
46.其中，对应于上述关于amp结构的介绍，在本发明实施例中，所述多核芯片被配置为采用amp结构，且在该amp结构中，所述发送核和所述接收核中的一者被配置为运行操作系统，而另一者被配置为运行裸机程序。
47.进一步地，考虑到接收核在接收到数据传输指令时，可能存在当前正在处理的任务，故而在上述步骤s100和步骤s200之间，所述解码所述数据传输指令之前，所述核间数据传输方法还可以包括：
48.步骤s300(图中虚线框示出)，在所述接收核接收到所述数据传输指令时，比较所述数据传输指令与接收核的当前处理任务之间的优先级，并在所述数据传输指令的优先级更高时，中断所述当前处理任务。
49.举例而言，将数据传输指令的优先级设置为高于接收核的一些私有缓存区缓存任
务。
50.针对该步骤s300中的执行的“比较”，优选的实施步骤可包括：在所述数据传输指令中配置用于指向预设优先级判别器(以下简称判别器)的优先级判别器地址；以及从所述数据传输指令中获取所述优先级判别器地址，以触发所述优先级判别器进行所述数据传输指令与接收核的当前处理任务之间的优先级比较。
51.针对该步骤s300中的执行的“中断”，优选的实施步骤可包括：通过预设的中断信号堆栈向预设的中断控制器发送信号，以使得所述中断控制器产生中断信号以中断所述当前处理任务；以及通过预设的现场信号堆栈将被中断的所述当前处理任务对应的执行数据写入所述发送核和所述接收核的共享内存中。
52.下面通过示例来具体说明该步骤s300所实现的“比较”及“中断”。
53.图4是本发明实施例中的示例中通过判别器进行优先级判别的原理示意图，图5是本发明实施例的示例中的数据传输流程图。结合图4和图5，在该示例中，发送核core0向接收核core1发送一条数据传输指令，指令包含数据存储地址、判别器地址和数据状态。其中，判别器地址指向优先级判别器410。在优先级判别器410内，与core1的当前执行任务优先级进行判别；在数据传输指令的优先级要高于当前执行任务时，中断信号堆栈420会向通用中断控制器(generic interrupt controller，gic)发送信号；gic产生中断信号后，便会向接收核传递一个中断信号，并向现场保护堆栈430传递现场保护信号。据此，在接收核产生中断响应而中断当前处理的任务的同时，优先级判别器410会通过现场保护堆栈430，将当前处理的任务(运行的程序、数据等)写进共享内存(如寄存器)进行现场保护。
54.进一步地，如上所述，ipc机制下的核间数据传输方案还存在两个内核读取数据信息状态不一致而导致冲突的问题。对此，在上述步骤s100-s300的基础上，本发明实施例的核间数据传输方法进一步进行了如下的配置。
55.优选地，所述发送核和所述接收核的内部各自配置有状态机，该状态机用于监视并管理相应核中的数据状态，且所述数据传输指令中还包括通过所述状态机监视所得的数据状态。对此，所述核间数据传输方法还可以包括步骤s400和/或步骤s500(该两个步骤未在图中示出)：
56.步骤s400，当所述待传送数据被存储至所述接收核的私有缓存区中时，通过所述状态机将所述待传送数据的数据状态由私有状态更新为共享状态。
57.步骤s500，针对所述发送核和所述接收核两者各自在私有缓存区缓存有相同任务对应的数据的情形，若所述发送核和所述接收核中的一者对该数据进行了处理，则通过所述状态机将另一者的私有缓存区的相应数据的数据状态修改为无效状态。
58.举例而言，通过编译器在核内设定状态机，该状态机中可包含数据存储地址，并进而给相应地址的数据标记状态。基于此，针对步骤s400，参考图2所示出的core0和core1，当系统向两个内核发送协同处理数据命令的时候，core0先将数据缓存在私有缓存区内，core1没有缓存数据，此时状态机更新数据当前状态为私有，数据与主存(即core0)保持一致，地址指向core0私有缓存区的相应缓存行(cache line)；当系统想两个内核发送协同处理数据命令时，core0读取数据时，先将数据缓存在私有缓存区内，然后core1再读取相关数据时，可由core0向core1发送一条数据传输指令，指令包含所需处理数据的缓存行地址(即数据存储地址)以及数据状态(此时为私有状态)，由core1接收指令并解码，将数据缓存至
内核core1的私有缓存区，此时状态机更新数据当前状态为共享状态。
59.进一步举例而言，针对步骤s500，双核都将所需数据缓存至私有缓存区内时，其中一个内核对数据执行了处理任务，例如，core0对数据进行了处理，此时core0与core1私有缓存区内缓存的相关数据信息不一致，core1中的数据被状态机更新为无效状态，并移出私有缓存区，进入淘汰区。
60.下面通过示例来进一步说明本发明实施例的核间数据传输方法中利用状态机实现的核间数据状态监听方案。
61.该示例以处理器做加法计算为例，系统向两个内核发出对数据a赋值 1的命令，当没有使用状态机时，core0读取数据信息“a＝1”，core1读取数据信息“a＝1”。此时，两个内核在执行系统命令后，内存得到的返回值均为2，而不是理想情况下的，两个内核分别对a进行 1得到的返回值为3。而在使用状态机的情况下，由于内核的监听机制，内核会对总线进行监听，两个内核私有缓存区中相关缓存行所缓存的数据信息状态为共享，此时core0对数据做加法处理时，得到的新的值不仅仅被写回内存，同时core1会更新数据信息的状态，达到双核私有缓存区数据共享，执行上述命令，内存得到的返回值为3。据此，本发明实施例通过中双核间数据状态的监听，可以减少处理器的运算量，提升处理器的运算性能。
62.进一步地，本发明实施例配置多核芯片采用amp结构，即其中一个内核作为主核运行操作系统(operating system，os)，其余的内核作为从核来运行裸机程序。这种主核与从核协同处理的amp结构可以向下兼容，实现高效通信，在一些特定的场景下既可以发挥多核处理器性能强、实时性高的优势，又可以遮盖多核处理器利用常规对称结构(内核均运行裸机程序，而依靠虚拟化层支持多操作系统)的实时性低、开发难度高的缺点。
63.图6是本发明另一实施例的多核芯片的结构示意图，该多核芯片与上述关于核间数据传输的实施例的发明思路相同。该多核芯片以图1所示出的双核结构为基础，至少包括发送核和接收核，并且：所述发送核，被配置为向所述接收核发送数据传输指令，其中所述数据传输指令包括待传送数据的数据存储地址；以及所述接收核，被配置为解码所述数据传输指令以得到所述数据存储地址，并基于所述数据存储地址获取所述待传送数据，并将所述待传送数据存储至所述接收核的私有缓存区中。
64.进一步参考图6，所述多核芯片包括：存储部分610，用于存储待执行任务对应的数据；仲裁部分620，用于进行关于从所述存储部分610调度的数据的传输与相应核的当前处理任务之间的执行顺序的仲裁；以及执行部分630，用于根据所述仲裁部分的仲裁结果，执行数据传输或任务中断。
65.举例而言，其中存储部分610与图1的架构相似，包括：所述发送核和所述接收核各自具有的一级缓存区和二级缓存区(l2-cache)，其中所述一级缓存区包括数据缓存区(l1d-cache)和指令缓存区(l1i-cache)；所述发送核和所述接收核共同具有的共享内存区(l3-cache，llc)；以及所述发送核和所述接收核共同具有的dram。其中，所述一级缓存区和/或所述二级缓存区可被配置为支持所述数据传输指令的传送；和/或在所述发送核和所述接收核各自对应的存储部分中，建立指令通道以用于支持所述数据传输指令的传送。
66.进一步地，若接收核在当前级别的私有缓存区(如第一缓存区)中读取数据时缓存未命中，则会访问下一级的缓存区(如第二缓存区)；若最终未命中缓存(即出现数据缺失)，则可标记当前数据传输指令无效，要求发送核重新发送指令。若是发送核出现缓存未命中
的情况，若接收核已缓存了相关数据，则当前的数据传输指令无效，发送核进行针对下一任务的数据传输；而若是发送核出现缓存未命中的情况，若接收核未缓存相关数据，则发送核继续访问自身的下一级缓存区。
67.优选地，所述存储部分610还被配置具有：状态机，且该状态机被配置为监视并管理所述存储部分所存储的数据的数据状态。
68.更为优选地，所述状态机通过以下方式管理所述数据状态包括：当所述待传送数据被存储至所述接收核的私有缓存区中时，所述状态机将所述待传送数据的数据状态由私有状态更新为共享状态；和/或针对所述发送核和所述接收核两者各自在私有缓存区缓存有相同任务对应的数据的情形，若所述发送核和所述接收核中的一者对该数据进行了处理，则所述状态机将另一者的私有缓存区的相应数据的数据状态修改为无效状态。
69.其中，关于状态机的具体应用，可参考前述关于核间数据传输方法的实施例，在此则不再进行赘述。
70.进一步举例而言，所述仲裁部分620配置有：调度器，用于在所述接收核接收到所述数据传输指令时，比较所述数据传输指令与接收核的当前处理任务之间的优先级，并在所述数据传输指令的优先级更高时，中断所述当前处理任务。其中，所述仲裁部分例如是2
×
4接口的fabric仲裁机制(fabric-2
×
4)，其上可配置调度器。
71.优选地，该调度器结构可参考图4，包括：优先级判别器410，其被预先配置且在所述数据传输指令中配置有相应的优先级判别器地址，用于进行所述数据传输指令与接收核的当前处理任务之间的优先级比较；中断信号堆栈420，用于在所述数据传输指令的优先级高于接收核的当前处理任务的优先级时，指示所述执行部分中断所述当前处理任务；以及现场信号堆栈430，用于将被中断的所述当前处理任务对应的执行数据写入所述发送核和所述接收核的共享内存中。
72.进一步举例而言，所述执行部分630配置有：中断控制器，用于响应于所述仲裁部分的仲裁结果，执行任务中断操作。其中，该中断控制器例如是gic，上述的fabric-2
×
4可通过接口与gic相连。
73.需说明的是，执行部分根据需求还可进一步包括ddr(double data rate，双倍速率)存储器、main fabric(主要机制框架)、ciu(control interface unit，控制接口装置)等执行部件，而仲裁部分可通过相应接口连接这些执行部分。
74.更进一步地，本发明实施例的多核芯片可以采用amp模式，可支持ipc，且可适用于执行流水任务。举例而言，针对流水任务，core0执行完毕处理数据0的任务0后，将得到的新数据更新入原来数据0并传输给core1来执行任务1。
75.需说明的是，本发明实施例的多核芯片中的每一内核均可做发送核或者接收核。另外，所述多核芯片可以是独立的芯片结构，也可集成在计算设备中使用。另外，如上，所述多核芯片被配置为采用amp结构，且在所述amp结构中，所述发送核和所述接收核中的一者被配置为运行操作系统，而另一者被配置为运行裸机程序。
76.本发明实施例的多核芯片在多核协同处理数据时，通过数据传输指令将所需处理的数据缓存在接收核的私有缓存区中，从而在接收核处理所需数据任务时，直接可在私有缓存区命中数据，不需要再访问共享内存，大大缩短了时钟消耗，使得处理器在实时性、可靠性和稳定性等方面均有较大提升。
77.本发明实施例还提供一种机器可读存储介质，其上存储有指令，该指令用于使得机器执行上述实施例所述的核间数据传输方法。其中，所述机器可以例如是集成有双核处理器的计算设备等。
78.本发明实施例还提供了一种计算机程序产品，当在数据处理设备上执行时，适于执行初始化上述实施例所述的核间数据传输方法。
79.本发明实施例提供了一种设备，设备包括处理器、存储器及存储在存储器上并可在处理器上运行的程序，处理器执行程序时实现上述实施例所述的核间数据传输方法。本发明实施例的设备例如是服务器、pc、pad、手机等计算设备。
80.其中，处理器中包含至少两个内核，由内核至存储器中调取相应的程序单元以进行核间数据传输。
81.其中，存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(ram)和/或非易失性内存等形式，如只读存储器(rom)或闪存(flash ram)，存储器包括至少一个存储芯片。
82.本领域内的技术人员应明白，本技术的实施例可提供为方法、系统、或计算机程序产品。因此，本技术可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本技术可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、cd-rom、光学存储器等)上实施的计算机程序产品的形式。
83.本技术是参照根据本技术实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
84.这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
85.这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
86.在一个典型的配置中，计算设备包括一个或多个处理器(cpu)、输入/输出接口、网络接口和内存。
87.存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(ram)和/或非易失性内存等形式，如只读存储器(rom)或闪存(flash ram)。存储器是计算机可读介质的示例。
88.计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。
计算机的存储介质的例子包括，但不限于相变内存(pram)、静态随机存取存储器(sram)、动态随机存取存储器(dram)、其他类型的随机存取存储器(ram)、只读存储器(rom)、电可擦除可编程只读存储器(eeprom)、快闪记忆体或其他内存技术、只读光盘只读存储器(cd-rom)、数字多功能光盘(dvd)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。
89.还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
90.以上仅为本技术的实施例而已，并不用于限制本技术。对于本领域技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本技术的权利要求范围之内。