半导体结构及其制作方法与流程

1.本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。


背景技术：

2.随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic random access memory，dram)单元的设计也必须符合高集成度及高密度的要求。
3.dram存储单元由一个存储晶体管与一个电容串联组成，为了提高单元性能并缩小单元面积，需要在单位面积上制备大电容值的电容器，但通常电容需要占用较大的空间，以具有较好的存储电荷效能。
4.因此，如何提高半导体结构的集成密度，同时获得较大的电荷存储能力，并降低工艺难度，成为本领域技术人员亟待解决的一个重要技术问题。


技术实现要素：

5.本公开实施例提供一种半导体结构及其制作方法，以提高半导体结构的集成密度。
6.根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制作方法，包括：提供衬底，衬底上设置有第一晶体管阵列，第一晶体管阵列包括多个第一半导体柱；形成多个第一接触结构，第一接触结构位于第一半导体柱的顶面；形成第一电容，第一电容包括：第一电极，与第一接触结构对应连接；第一介质层，覆盖第一电极的顶部和侧壁；第二电极，覆盖并填充第一介质层之间的间隙；形成第二电容，第二电容与第一电容共用第二电极，第二电容还包括：第二介质层，底部和侧壁位于第二电极内；第三电极，填充第二介质层之间的间隙；形成多个第二接触结构和第二晶体管阵列，第二接触结构位于第三电极的顶面，第二晶体管阵列包括多个第二半导体柱，第二半导体柱的底部与第二接触结构对应连接。
7.在一些实施例中，形成第一电极，包括：形成绝缘层，绝缘层覆盖并填充第一接触结构之间的间隙；于绝缘层内形成多个第一电极孔，第一电极孔暴露第一接触结构的顶面；于第一电极孔内填充导电材料以形成第一电极。
8.在一些实施例中，形成第一电极，包括：形成绝缘层，绝缘层覆盖并填充第一接触结构之间的间隙；于绝缘层内形成多个第一电极孔，第一电极孔暴露第一接触结构的顶面；形成第一电极，第一电极覆盖第一电极孔的侧壁以及第一接触结构的顶面。
9.在一些实施例中，形成第一介质层，包括：去除部分绝缘层，剩余绝缘层的顶部表面与第一接触结构的顶部表面齐平；于第一电极的顶部和侧壁形成第一介质层，第一介质层还覆盖绝缘层的顶部。
10.在一些实施例中，形成第一介质层，包括：去除绝缘层；于第一电极的顶部和侧壁形成第一介质层，第一介质层还覆盖第一接触结构的侧壁以及第一晶体管阵列的顶部。
11.在一些实施例中，形成第二电极和第二介质层，包括：形成初始第一电极层，初始
第一电极层覆盖并填充第一介质层之间的间隙；形成牺牲层，牺牲层覆盖初始第一电极层的顶面；于牺牲层内形成多个介质孔，介质孔暴露初始第一电极层的顶面，介质孔在衬底上的投影位于第一电极在衬底上的投影之间；于介质孔内填充导电材料形成初始第二电极层；去除牺牲层，并形成第二介质层覆盖初始第二电极层的顶部和侧壁以及暴露出的初始第一电极层的顶部，初始第一电极层和初始第二电极层共同构成第二电极。
12.在一些实施例中，形成第二介质层，包括：于第二电极内形成多个第二电极孔，第二电极孔与第一电极对应；于第二电极孔的底部与侧壁形成第二介质层。
13.在一些实施例中，第一晶体管阵列还包括：沿第一方向延伸的多条第一位线和沿第二方向延伸的多条第一字线，第一半导体柱沿第三方向延伸，第一半导体柱的底部与第一位线连接，且沿第一方向上多个第一半导体柱的底部连接同一第一位线，第一字线环绕第一半导体柱，且沿第二方向上同一第一字线环绕多个第一半导体柱。
14.在一些实施例中，第二半导体柱沿第三方向延伸，形成第二晶体管阵列还包括：形成多条沿第四方向延伸的第二字线，第二字线环绕第二半导体柱，且沿第四方向上同一第二字线环绕多个第二半导体柱；形成多条沿第五方向延伸的第二位线，第二半导体柱的顶部与第二位线连接，且沿第五方向上多个第二半导体柱的顶部连接同一第二位线。
15.在一些实施例中，第一方向与第五方向的夹角为0
°
～30
°
，第二方向与第四方向的夹角为0
°
～30
°
。在一些实施例中，形成第二晶体管阵列还包括：形成多条沿第三方向延伸的位线控制总线，位线控制总线的一端与第一位线连接，另一端与第二位线连接。
16.根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，包括：衬底，衬底上设置有第一晶体管阵列，第一晶体管阵列包括多个第一半导体柱；多个第一接触结构，位于第一半导体柱的顶部表面；第一电容，第一电容包括：第一电极，与第一接触结构对应连接；第一介质层，覆盖第一电极的顶部和侧壁；第二电极，覆盖并填充第一介质层之间的间隙；第二电容，第二电容与第一电容共用第二电极，第二电容还包括：第二介质层，底部和侧壁位于第二电极内；第三电极，填充第二介质层之间的间隙；多个第二接触结构，位于第三电极的顶部表面；第二晶体管阵列，包括多个第二半导体柱，第二半导体柱的底部与第二接触结构对应连接。
17.在一些实施例中，第一电极至少有一个剖面为u型或者至少有一个剖面为矩形，第三电极至少有一个剖面为u型或者至少有一个剖面为矩形。
18.在一些实施例中，第一电极的剖面形状与第三电极的剖面形状相同。
19.在一些实施例中，第一电极在衬底上的投影与第三电极在衬底上的投影重合。
20.在一些实施例中，半导体结构还包括：支撑结构，支撑结构位于相邻的第一电极之间，且还位于相邻的第三电极之间。
21.本公开实施例提供的技术方案至少具有以下优点：通过在第一晶体管阵列中第一半导体柱的顶部形成第一接触结构以及与第一接触结构对应连接第一电容，使第一晶体管阵列中的晶体管结构对应连接第一电容；在第一电容上继续形成第二电容以及与第二电容对应连接的第二接触结构和第二晶体管阵列，使第二晶体管阵列中的晶体管结构对应连接第二电容，通过将晶体管结构及对应的电容结构层叠设置，可以提高半导体结构的空间利用率，增加半导体结构的集成密度；其中，第二电容与第一电容共用第二电极，即第一电容与第二电容共用上极板，可以减少半导体结构中的电容制作工艺，提高半导体结构的制作
效率。
附图说明
22.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1至图12为本公开一实施例提供的半导体结构的制作方法对应的各个步骤的结构示意图。
具体实施方式
24.由背景技术可知，如何提高半导体结构的集成密度，同时获得较大的电荷存储能力，并降低工艺难度，成为本领域技术人员亟待解决的一个重要技术问题。
25.分析发现，dram存储单元由一个存储晶体管与一个电容串联组成，为了提高单元性能并缩小单元面积，需要在单位面积上制备大电容值的电容器，但通常电容需要占用较大的空间，以具有较好的存储电荷效能。通常为保证电容的储存能力，需要在与基底垂直方向上延长电极，例如设置柱状结构的下电极，在单位面积的基底上，晶体管结构的尺寸缩小可以提高半导体结构集成密度，但是晶体管结构的尺寸越小，相应的制作难度更高，对应的电容结构工艺难度更高。
26.根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制作方法，提高半导体结构的集成密度。
27.下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
28.图1至图12为本公开一实施例提供的半导体结构的制作方法对应的各个步骤的结构示意图，其中图2至图12为图1沿aa1方向的剖面结构示意图，以下将结合附图对本实施例提供的半导体结构的制作方法进行详细说明，具体如下：
29.参考图1，提供衬底101，衬底101上设置有第一晶体管阵列100，第一晶体管阵列100包括多个第一半导体柱203，第一半导体柱203沿第三方向z延伸，且还包括多条沿第一方向x延伸的第一位线201以及多条沿第二方向y延伸的第一字线202，第一半导体柱203的底部与第一位线201连接，沿第一方向x上多个第一半导体柱203的底部连接同一第一位线201，第一字线202环绕第一半导体柱203，沿第二方向y上同一第一字线202环绕多个第一半导体柱203。
30.需要说明的是，在本实施例中，第一方向x与第二方向y的夹角为90
°
，且第一方向x与第二方向y所在的平面与衬底101的表面平行，第三方向z与衬底101的表面垂直，即第一方向和第二方向所在的平面与第三方向的夹角为90
°
；在其他实施例中，第一方向x与第二方向y的夹角可以为30
°
、45
°
或者60
°
，且第一方向与第二方向所在的平面与衬底的表面之
间的夹角可以为30
°
、45
°
或者90
°
，其中，第三方向与衬底表面的夹角可以为30
°
、45
°
或者60
°
，第一方向和第二方向所在的平面与第三方向的夹角可以为30
°
、45
°
或者60
°
，本实施例并不构成对第一方向、第二方向和第三方向之间的夹角的限定。
31.对于衬底，形成衬底的材料可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
32.对于第一半导体柱203，形成第一半导体柱203的材料包括igzo(铟镓锌氧化物，indium gallium zinc oxide)、iwo(掺钨氧化铟，indium tungsten oxide)或者ito(氧化铟锡，indium tin oxide)的至少一种。第一半导体柱由上述材料组成时，有利于提高第一半导体柱的载流子迁移率，从而有利于第一半导体柱更高效地传递电信号。例如，当第一半导体柱的材料为igzo时，igzo的载流子迁移率是多晶硅的载流子迁移率的20～50倍，有利于提高第一半导体柱中的载流子迁移率，从而有利于降低半导体结构工作时的漏电流，以降低半导体结构的功耗和提高半导体结构的工作效率。此外，由igzo形成第一半导体柱构成的全环绕栅极晶体管配置的存储器单元的保留时间可超过400s，有利于降低存储器的刷新率和功耗。
33.在本实施例中，形成的第一半导体柱203形状是圆柱体；在其他实施例中，形成的第一半导体柱的形状可以是椭圆柱体或者多棱柱体。可以理解的是，第一半导体柱为圆柱体或者椭圆柱体时，第一半导体柱的表面圆滑，可以防止第一半导体柱在工作时发生尖端放电或者漏电现象，当多边形的棱柱体时，可以对第一半导体柱的棱角进行倒角处理，从而使第一半导体柱的角度平缓过渡，也可以避免漏电现象。
34.对于第一位线201，形成第一位线201的材料包括金属硅化物、铜或者钨中的至少一种。在一些实施例中，形成第一位线的材料可以为单金属、金属化合物或者合金。其中，单金属可以为铜、铝、钨、金或者银等；金属化合物可以为氮化钽或者氮化钛；合金可以为铜、铝、钨、金或者银中至少2者构成的合金材料。将第一位线的材料设置为金属材料，可以使第一位线具有较小的电阻率，有利于第一位线的电阻，提高第一位线中的电学信号的传输速率，降低第一位线的寄生电容，且降低热损耗以降低功耗。
35.对于第一字线，在一些实施例中，形成第一字线的步骤包括：形成第一栅介质层，第一栅介质层覆盖第一半导体柱的表面；形成第一栅导电层，第一栅导电层覆盖第一栅介质层的表面，且环绕第一半导体柱。第一栅介质层覆盖第一半导体柱的表面，可以防止后续工艺过程中，第一栅导电层与第一半导体柱发生反应，避免半导体结构的损坏。
36.对于第一栅介质层，形成第一栅介质层的材料包括氧化硅、氮化硅或者氮氧化硅中的至少一种。
37.对于第一栅导电层，形成第一栅导电层的材料包括多晶硅、氮化钛、铝化钛、氮化钽、钽、铜、铝、镧、铜或者钨中的至少一种。
38.进一步地，第一晶体管阵列100还包括第一隔离结构204，第一隔离结构204覆盖衬底101和第一位线201的表面，填充第一半导体柱203之间的间隙，且还位于相邻的第一字线202之间。第一隔离结构204可以隔离相邻的第一半导体柱、第一字线或者第一位线，避免不同的第一半导体柱、第一字线或者第一位线之间相互连通导致半导体结构的损坏，提高半导体结构的稳定性。
39.对于第一隔离结构204，形成第一隔离结构204材料包括氧化硅、氮化硅、氮氧化硅等。
40.参考图2及图3，形成多个第一接触结构205，第一接触结构205位于第一半导体柱203的顶面。
41.对于第一接触结构205，形成第一接触结构205的材料包括铜、钛、氮化钛或钨等。
42.参考图2，在一些实施例中，形成第一接触结构205的步骤包括：形成覆盖第一晶体管阵列100表面的第一接触层；图形化第一接触层，以形成第一接触结构205。
43.参考图3，在另一些实施例中，形成第一接触结构205的步骤包括：去除部分高度第一半导体柱203；于第一半导体柱203的表面形成第一接触结构205。
44.参考图4，形成第一电容110，第一电容110包括：第一电极211，与第一接触结构205对应连接；第一介质层212，覆盖第一电极211的顶部和侧壁；第二电极213，覆盖并填充第一介质层212之间的间隙。
45.对于第一电极211，形成第一电极211的材料包括镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。
46.对于第二电极213，形成第二电极213的材料包括镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。
47.在一些实施例中，第一电极211与第二电极213的材料相同；在另一些实施例中，第一电极的材料与第二电极的材料可以不同。
48.对于第一介质层，形成第一介质层的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料。
49.在一些实施例中，形成第一电极211，包括：参考图5，形成绝缘层220，绝缘层220覆盖并填充第一接触结构205之间的间隙；于绝缘层内形成多个第一电极孔，第一电极孔暴露第一接触结构205的顶面；于第一电极孔内填充导电材料以形成第一电极211。由此可以形成柱状的第一电极211，柱状第一电极211的顶面与侧壁形成第一电容的下极板，柱状的第一电极211制作工艺简单，有利于提高半导体结构的制作效率。
50.在另一些实施例中，形成第一电极211，包括：参考图6，形成绝缘层220，绝缘层220覆盖并填充第一接触结构205之间的间隙；于绝缘层220内形成多个第一电极孔，第一电极孔暴露第一接触结构205的顶面；形成第一电极211，第一电极211覆盖第一电极孔的侧壁以及第一接触结构205的顶面。由此可以形成杯状的第一电极211，杯状第一电极211的外侧壁和内侧壁以及与内侧壁连接的底面形成第一电容的下极板，从而增大第一电容下极板的面积，提高第一电容的电荷存储能力，进而提高半导体结构的使用性能。
51.对于绝缘层220，形成绝缘层的材料包括氧化硅、氮化硅或者氮氧化硅等。
52.进一步地，参考图7，在一些实施例中，形成第一介质层212，包括：去除部分绝缘层220，剩余绝缘层220的顶部表面与第一接触结构205的顶部表面齐平；于第一电极211的顶部和侧壁形成第一介质层212，第一介质层212还覆盖绝缘层220的顶部。通过绝缘层220填充不同的第一接触结构205之间的间隙，避免相邻的第一接触结构205之间相互连通导致半导体结构的损坏，提高半导体结构的稳定性。
53.在另一些实施例中，参考图8，形成第一介质层212，包括：去除绝缘层220；于第一电极211的顶部和侧壁形成第一介质层212，第一介质层212还覆盖第一接触结构205的侧壁
以及第一晶体管阵列的顶部。第一介质层212还覆盖第一接触结构205的侧壁，可以使第一电极形成的第一电容包围第一接触结构205，从而提高第一电容的电容量。
54.在本实施例中，第一介质层为单层结构；在另一些实施例中，第一介质层可以为多层结构，例如，第一介质层可以由氧化钛/氧化锆/氧化钛层叠而成，通过多层结构的第一介质层，可以防止漏电流增大从而导致器件失效。
55.在一些实施例中，第一介质层中还可以掺杂有氮化硅及氮氧化硅中的至少一种。其中，掺杂的氮化硅或氮氧化硅仅占据第一介质层中的部分空位，并不构成完整的薄膜，氮化硅或氮氧化硅掺杂可以进一步减少第一介质层中的漏电。
56.参考图9，形成第二电容120，第二电容120与第一电容110共用第二电极213，第二电容120还包括：第二介质层222，底部和侧壁位于第二电极213内；第三电极221，填充第二介质层222之间的间隙。
57.对于第三电极221，形成第三电极221的材料包括镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。
58.在一些实施例中，第三电极的材料可以与第二电极的材料相同；在另一些实施例中，第三电极的材料可以与第二电极的材料不同。在一些实施例中，第三电极的材料可以与第一电极的材料相同；在另一些实施例中，第三电极的材料可以与第一电极的材料不同。
59.对于第二介质层，形成第二介质层的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料。
60.在一些实施例中，形成第二电极213和第二介质层222，包括：参考图10，形成初始第一电极层313，初始第一电极层313覆盖并填充第一介质层212之间的间隙；形成牺牲层301，牺牲层301覆盖初始第一电极层313的顶面；于牺牲层301内形成多个介质孔，介质孔暴露初始第一电极层313的顶面，介质孔在衬底101上的投影位于第一电极211在衬底101上的投影之间；于介质孔内填充导电材料形成初始第二电极层323；参考图11，去除牺牲层301，并形成第二介质层222覆盖初始第二电极层323的顶部和侧壁以及暴露出的初始第一电极层313的顶部，初始第一电极层313和初始第二电极层323共同构成第二电极213。
61.对于牺牲层301，形成牺牲层301的材料包括氧化硅、氮化硅或者氮氧化硅等。
62.在一些实施例中，形成第二介质层，包括：于第二电极内形成多个第二电极孔，第二电极孔与第一电极对应；于第二电极孔的底部与侧壁形成第二介质层。也就是说，当位于第一电极上方的第二电极高度较高时，可以直接在第二电极内形成第二电极孔，并于第二电极孔内形成第二介质层和第二电极，以此可以减少半导体结构制作工艺的步骤，提高半导体结构的制作效率。
63.在本实施例中，第二介质层为单层结构；在另一些实施例中，第二介质层可以为多层结构，例如，第二介质层可以由氧化钛/氧化锆/氧化钛层叠而成，通过多层结构的第二介质层，可以防止漏电流增大从而导致器件失效。
64.在一些实施例中，第二介质层中还可以掺杂有氮化硅及氮氧化硅中的至少一种。其中，掺杂的氮化硅或氮氧化硅仅占据第二介质层中的部分空位，并不构成完整的薄膜，氮化硅或氮氧化硅掺杂可以进一步减少第二介质层中的漏电。
65.需要说明的是，在本实施例中，第一电极为柱状结构，第三电极与第一电极的形状相同为柱状结构；在其他实施例中，第一电极还可以为杯状结构，第三电极与第一电极的形
状可以不同，本实施例不构成对第一电极形状和第三电极形状的限定。
66.参考图12，形成多个第二接触结构206和第二晶体管阵列200，第二接触结构206位于第三电极221的顶面，第二晶体管阵列200包括多个沿第三方向z延伸的第二半导体柱303，第二半导体柱303的底部与第二接触结构206对应连接。
67.进一步地，在一些实施例中，形成第二晶体管阵列200还包括：形成多条沿第四方向延伸的第二字线302，第二字线302环绕第二半导体柱303，且沿第四方向上同一第二字线302环绕多个第二半导体柱303；形成多条沿第五方向延伸的第二位线305，第二半导体柱303的顶部与第二位线305连接，且沿第五方向上多个第二半导体柱303的顶部连接同一第二位线305。
68.在一些实施例中，第一方向与第五方向的夹角为0～30
°
，具体地，第一方向与第五方向的夹角可以为0
°
、20
°
或者30
°
，第二方向与第四方向的夹角为0
°
～30
°
，具体地，第二方向与第四方向的夹角可以为0
°
、20
°
或者30
°
。可以理解的是，第二晶体管阵列通过第二字线和第二位线控制导通，当第二字线与第二位线的延伸方向不同时即可对第二晶体管阵列中的晶体管进行定位选通，其中，第二字线可以与第一字线平行，也可以与第一字线具有一定的夹角；第二位线可以与第一位线平行，也可以与第一位线具有一定的夹角。
69.在一些实施例中，第二晶体管阵列200还包括第二隔离结构304，第二隔离结构304覆盖第二介质层222的表面，填充第二半导体柱303之间的间隙，且还位于相邻的第二字线302之间。第二隔离结构304可以隔离相邻的第二半导体柱和第二字线，避免不同的第二半导体柱或者第二字线之间相互连通导致半导体结构的损坏，提高半导体结构的稳定性。
70.对于第二隔离结构304，形成第二隔离结构304材料包括氧化硅、氮化硅、氮氧化硅等。
71.对于第二半导体柱303，形成第二半导体柱303的材料包括igzo(铟镓锌氧化物，indium gallium zinc oxide)、iwo(掺钨氧化铟，indium tungsten oxide)或者ito(氧化铟锡，indium tin oxide)的至少一种。
72.在本实施例中，第二半导体柱的材料与第一半导体柱的材料相同，并以相同的特征表示；在其他实施例中，第二半导体柱的材料与第一半导体柱的材料可以不同。
73.对于第二字线，对于第二字线，在一些实施例中，形成第二字线的步骤包括：形成第二栅介质层，第二栅介质层覆盖第二半导体柱的表面；形成第二栅导电层，第二栅导电层覆盖第二栅介质层的表面，且环绕第二半导体柱。第二栅介质层覆盖第二半导体柱的表面，可以防止后续工艺过程中，第二栅导电层与第二半导体柱发生反应，避免半导体结构的损坏。
74.对于第二栅介质层，形成第二栅介质层的材料包括氧化硅、氮化硅或者氮氧化硅中的至少一种。
75.对于第二栅导电层，形成第二栅导电层的材料包括多晶硅、氮化钛、铝化钛、氮化钽、钽、铜、铝、镧、铜或者钨中的至少一种。
76.在本实施例中，第二字线的材料与第一字线的材料相同，并以相同的特征表示；在其他实施例中，第二字线的材料与第一字线的材料可以不同。
77.对于第二位线，形成第二位线的材料包括金属硅化物、铜或者钨中的至少一种。在一些实施例中，形成第二位线的材料可以为单质金属、金属化合物或者金属硅化物。其中，
单质金属可以为铜、铝、钨、金或者银等；金属化合物可以为氮化钽或者氮化钛；合金可以为铜、铝、钨、金或者银中至少2者构成的合金材料。将第二位线的材料设置为金属材料，可以使第二位线具有较小的电阻率，有利于第二位线的电阻，提高第二位线中的电学信号的传输速率，降低第二位线的寄生电容，且降低热损耗以降低功耗。
78.在本实施例中，第二位线的材料与第一位线的材料相同，并以相同的特征表示；在其他实施例中，第二位线的材料与第一位线的材料可以不同。
79.进一步地，在一些实施例中，在形成第二晶体管阵列之后还可以在第二晶体管阵列的上方继续层叠形成第三晶体管阵列、第三电容、第四晶体管阵列和第四电容，其中第三晶体管阵列与第一晶体管阵列的结构相同，且第三晶体管阵列与第二晶体管阵列共用第二位线，第三电容与第一电容的结构相同，第四电容与第二电容的结构相同，第三电容与第四电容共用上极板，第四晶体管阵列与第二晶体管阵列的结构相同。以此可以在衬底上形成反复堆叠的晶体管和电容结构，且相邻的晶体管结构对应的电容结构可以共用上极板，从而提高半导体结构的空间利用率，增加半导体结构的集成密度以及使用性能。
80.在一些实施例中，第三晶体管阵列中的半导体柱在衬底上的投影与第一晶体管阵列中第一半导体柱在衬底上的投影重合，或者第三晶体管阵列中半导体柱在衬底上的投影与第二晶体管阵列中第二半导体柱在衬底上的投影重合；在另一些实施例中，第三晶体管阵列中半导体柱在衬底上的投影与第一晶体管阵列中第一半导体柱在衬底上的投影不重合，即第三晶体管阵列中的晶体管结构与第一晶体管阵列中的晶体管结构错位分布，或者，第三晶体管阵列中半导体柱在衬底上的投影与第二晶体管阵列中第二半导体柱在衬底上的投影不重合，即第三晶体管阵列中的晶体管结构与第二晶体管阵列中的晶体管结构错位分布。同理，第四晶体管阵列中的晶体管结构可以与第一晶体管阵列中的晶体管结构或者第二晶体管阵列中的晶体管结构对应分布，或者，第四晶体管阵列中的晶体管结构可以与第一晶体管阵列中的晶体管结构或者第二晶体管阵列中的晶体管结构错位分布。在一些实施例中，形成第二晶体管阵列之后，还包括：形成多条沿第三方向延伸的位线控制总线，位线控制总线的一端与第一位线连接，另一端与第二位线连接。将第一晶体管阵列的第一位线与第二晶体管阵列的第二位线通过位线控制总线连接，可以使第一位线和第二位线共用同一个控制端口，提高半导体结构的控制能力。
81.本公开实施例提供的半导体结构的制作方法，通过在第一晶体管阵列中第一半导体柱的顶部形成第一接触结构以及与第一接触结构对应连接第一电容，使第一晶体管阵列中的晶体管结构对应连接第一电容；在第一电容上继续形成第二电容以及与第二电容对应连接的第二接触结构和第二晶体管阵列，使第二晶体管阵列中的晶体管结构对应连接第二电容，通过将晶体管结构及对应的电容结构层叠设置，可以提高半导体结构的空间利用率，增加半导体结构的集成密度；其中，第二电容与第一电容共用第二电极，即第一电容与第二电容共用上极板，可以减少半导体结构中的电容制作工艺，提高半导体结构的制作效率。
82.根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，采用上述实施例中提供的半导体结构的制作方法形成，用于增加半导体结构的集成密度。需要说明的是，与上述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
83.继续参考图12，本公开实施例提供的半导体结构包括：衬底101，衬底101上设置有
第一晶体管阵列100，第一晶体管阵列100包括多个第一半导体柱203；多个第一接触结构205，位于第一半导体柱203的顶部表面；第一电容12，第一电容12包括：第一电极211，与第一接触结构205对应连接；第一介质层212，覆盖第一电极211的顶部和侧壁；第二电极213，覆盖并填充第一介质层212之间的间隙；第二电容120，第二电容120与第一电容110共用第二电极213，第二电容120还包括：第二介质层222，底部和侧壁位于第二电极213内；第三电极221，填充第二介质层222之间的间隙；多个第二接触结构206，位于第三电极221的顶部表面；第二晶体管阵列200，包括多个第二半导体柱303，第二半导体柱303的底部与第二接触结构206对应连接。
84.第一晶体管阵列中第一半导体柱的顶部通过第一接触结构与第一电容对应连接，第二晶体管阵列中第二半导体柱底部通过第二接触结构与第二电容对应连接，通过层叠的方式提高晶体管结构与对应电容结构的空间利用率，增加半导体结构的集成密度；其中，第二电容与第一电容共用第二电极，即第一电容与第二电容共用上极板，可以提高半导体结构中电容上极板的利用率，减少半导体结构中的电容制作工艺，提高半导体结构的制作效率。
85.在一些实施例中，第一电极至少有一个剖面为u型或者至少有一个剖面为矩形，第三电极至少有一个剖面为u型或者至少有一个剖面为矩形。也就是说，第一电极可以是杯状结构或者是柱状结构，第三电极可以是杯状结构或者是柱状结构，可以理解的是，柱状结构的第一电极顶部和侧壁对应形成的第一电容的下极板，柱状结构的第三电极底部和侧壁对应形成第二电容的下极板，柱状结构的电容结构简单便于半导体结构的工艺制作，有利于提高半导体结构的制作效率；杯状结构的第一电极具有内侧壁和外侧壁以及与内侧壁相连接的底部表面，以构成第一电容的下极板，杯状结构的第三电极具有内侧壁和外侧壁以及与内侧壁相连接的顶部表面，以构成第二电容的下极板，杯状电容可以提高电容上下极板的相对面积，从而提高电容的存储能力。
86.需要说明的是，在本实施例中，第一电极的剖面形状与第三电极的剖面形状相同，即第一电极与第三电极的结构相同；在另一些实施例中，第一电极的剖面形状与第三电极的剖面形状可以不同。在本实施例中，第一电极在衬底上的投影与第三电极在衬底上的投影重合，即第一电极与第三电极为正对的方式，相应的第一电容与第二电容为正对分布的方式；在其他实施例中，第一电极在衬底上的投影与第三电极在衬底上的投影可以不重合，即第一电极与第三电极之间为错位的方式，相应的第一电容与第二电容为错位分布的方式。
87.在一些实施例中，半导体结构还包括：支撑结构，支撑结构位于相邻的第一电极之间，且还位于相邻的第三电极之间。可以理解的是，当电容的高度较高时，为避免电容的形貌由于较高的纵宽比发生倾倒，支撑结构位于相邻的第一电极之间以及相邻的第三电极之间，可以提高第一电极和第三电极的稳定性，避免第一电极与第三电极发生变形，提高半导体结构的可靠性。
88.本公开实施例提供的半导体结构，在第一晶体管阵列中，第一半导体柱的顶部通过第一接触结构与第一电容对应连接，在第二晶体管阵列中，第二半导体柱底部通过第二接触结构与第二电容对应连接，通过将第一晶体管阵列与对应的第一电容以及第二晶体管阵列与第二电容层叠设置，可以提高晶体管结构与对应电容结构的空间利用率，增加半导
体结构的集成密度；其中，第二电容与第一电容共用第二电极，即第一电容与第二电容共用上极板，可以提高半导体结构中电容上极板的利用率，且可以减少半导体结构中的电容制作工艺，提高半导体结构的制作效率。
89.本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。