半导体结构及其制备方法、三维存储器与流程

1.本公开涉及半导体芯片技术领域，尤其涉及一种半导体结构及其制备方法、三维存储器。


背景技术：

2.随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2d或者平面nand闪存的存储密度接近上限。
3.为克服2d或者平面nand闪存带来的限制，业界已经研发了具有三维结构的存储器(3d nand)，通过将存储单元三维地布置在衬底之上来提高存储密度。
4.然而，相关技术中的三维结构的存储器还存在存储容量较小的技术问题。


技术实现要素：

5.本公开的实施例提供一种半导体结构及其制备方法、三维存储器，旨在解决相关技术中三维存储器存储容量较小的问题。
6.为达到上述目的，本公开的实施例采用如下技术方案：
7.一方面，提供一种半导体结构。所述半导体结构包括堆叠结构和栅线缝隙结构，所述堆叠结构包括交替层叠设置的栅极层和介质层；所述堆叠结构包括第一区以及与所述第一区相邻接的第二区。所述栅线缝隙结构由所述第一区延伸至所述第二区，且贯穿所述堆叠结构；所述栅线缝隙结构包括第一分隔结构和第二分隔结构；所述第一分隔结构位于所述第一区，所述第二分隔结构位于所述第二区。所述第一分隔结构包括第一部分，所述第一部分与所述第二分隔结构相连；所述第二分隔结构沿第一方向的宽度大于所述第一部分沿所述第一方向的宽度；所述第一方向与所述栅线缝隙结构的延伸方向垂直，且与所述栅极层平行。
8.本公开的上述实施例提供的半导体结构，包括堆叠结构和栅线缝隙结构，堆叠结构包括交替层叠设置的栅极层和介质层；堆叠结构包括第一区以及与第一区相邻接的第二区。栅线缝隙结构由第一区延伸至第二区，且贯穿堆叠结构；栅线缝隙结构包括第一分隔结构和第二分隔结构；第一分隔结构位于第一区，第二分隔结构位于第二区。第一分隔结构包括第一部分，第二分隔结构沿第一方向的宽度大于第一部分沿第一方向的宽度。在去除第二分隔结构周围的牺牲层时，通过上述设置，有利于减少由第二区流向第一区的刻蚀液，进而避免刻蚀到位于第一区的沟道结构处，有利于减小第一区内的过渡区的延伸长度，进而延长第一区的有效存储区的延伸长度，提高半导体结构的存储容量。此处，“第一区内的过渡区”是指第一区内，与第二区相邻接的区域；“有效存储区”是指第一区内，位于过渡区远离第二区的一侧的区域。
9.在一些实施例中，所述第二分隔结构包括第二部分；所述第二部分包括靠近所述第一部分的第一端和远离所述第一部分的第二端，所述第二端的沿第一方向的宽度大于所述第一端的沿所述第一方向的宽度，所述第一端的沿所述第一方向的宽度大于或等于所述
第一部分的沿所述第一方向的宽度；所述第一方向与所述栅线缝隙结构的延伸方向垂直，且与所述栅极层平行。
10.在一些实施例中，由所述第一端指向所述第二端的方向为第二方向；所述第二部分的沿所述第一方向的宽度沿所述第二方向逐渐增大。
11.在一些实施例中，由所述第一端指向所述第二端的方向为第二方向；所述第二部分的沿所述第二方向的长度小于或者等于25nm；和/或，所述第二部分的沿所述第一方向的最大宽度的取值范围为：250nm-700nm。
12.在一些实施例中，所述第二分隔结构还包括第三部分；所述第三部分与所述第二部分相连；所述第三部分的沿所述第一方向的宽度均大于或等于所述第二端的沿所述第一方向的宽度。
13.在一些实施例中，所述第一分隔结构还包括第四部分和第五部分；所述第四部分与所述第一部分相连；所述第四部分的沿所述第一方向的宽度大于所述第一部分的沿所述第一方向的宽度；所述第五部分与所述第四部分远离所述第一部分的一端相连；所述第五部分的沿所述第一方向的宽度小于所述第四部分的沿所述第一方向的宽度。
14.在一些实施例中，还包括：多个沟道结构，贯穿所述堆叠结构；所述多个沟道结构中包括沿所述栅线缝隙结构的边缘设置的第一沟道结构，所述第一沟道结构与所述栅线缝隙结构之间的距离的取值范围为50nm-200nm。
15.另一方面，提供一种半导体结构的制备方法，形成叠层结构，所述叠层结构包括交替层叠设置的牺牲层和介质层；所述叠层结构包括第一区以及与所述第一区相邻接的第二区。形成栅线隔槽，由所述第一区延伸至所述第二区，且贯穿所述叠层结构。经由所述栅线隔槽，将所述牺牲层替换为栅极层，以形成堆叠结构。填充所述栅线隔槽，以形成栅线缝隙结构，所述栅线缝隙结构包括第一分隔结构和第二分隔结构；所述第一分隔结构位于所述第一区，所述第二分隔结构位于所述第二区；所述第一分隔结构包括第一部分，所述第二分隔结构包括第二部分；所述第一部分与所述第二部分相连；所述第二部分包括靠近所述第一部分的第一端和远离所述第一部分的第二端，所述第二部分的第二端的宽度大于所述第二部分的第一端的宽度，所述第二部分的第一端的宽度大于或等于所述第一部分的宽度。
16.在一些实施例中，所述栅线隔槽包括第一分隔槽和第二分隔槽；所述形成堆叠结构，包括：形成牺牲结构，所述牺牲结构位于所述第一分隔槽内；经由所述第二分隔槽，去除位于所述第二区的部分所述牺牲层，以形成第二间隙；形成阻隔结构，位于所述第二分隔槽和所述第二间隙内；去除所述牺牲结构；经由所述第一分隔槽，去除位于所述第一区的所述牺牲层，以形成第一间隙；去除所述阻隔结构；形成栅极层，所述栅极层位于所述第一间隙和所述第二间隙，所述栅极层和所述介质层共同构成所述堆叠结构。
17.在一些实施例中，所述第一分隔槽包括第一槽部和第二槽部，所述第二槽部相对于所述第一槽部远离槽底；所述形成牺牲结构，包括：形成第一牺牲部，所述第一牺牲部填充于所述第一槽部；形成阻挡层，所述阻挡层包括第一阻挡层和第二阻挡层；所述第一阻挡层覆盖所述第一牺牲部以及所述第二槽部的侧壁；所述第二阻挡层覆盖所述第一牺牲部中靠近所述第二分隔槽的侧面；形成第二牺牲部，所述第二牺牲部填充于所述第二槽部；其中，所述第一牺牲部、所述第一阻挡层以及所述第二牺牲部共同构成所述牺牲结构。
18.在一些实施例中，所述阻挡层还包括第三阻挡层，所述第三阻挡层覆盖所述第二
分隔槽的侧壁。
19.在一些实施例中，所述形成第一牺牲部，包括：在所述第一分隔槽和所述第二分隔槽内填充第一介质材料；所述第一分隔槽包括第一槽段、第二槽段以及第三槽段，所述第二槽段位于所述第一槽段与所述第三槽段之间，所述第一槽段相对于所述第三槽段更靠近所述第二分隔槽；所述第一槽段和所述第三槽段中，至少所述第一槽段内的所述第一介质材料填充为实心结构；去除所述第二分隔槽的内壁上的所述第一介质材料以及所述第一分隔槽内的部分所述第一介质材料，保留位于所述第一槽部内的所述第一介质材料，以形成所述第一牺牲部。
20.在一些实施例中，所述经由所述第二分隔槽，去除位于所述第二区的部分所述牺牲层的同时，还包括：去除所述第三阻挡层。
21.在一些实施例中，还包括：形成接触孔，所述接触孔位于所述第二区；所述形成栅极层的同时，还包括：在所述接触孔内形成栅导电层。
22.又一方面，提供一种三维存储器。所述三维存储器包括如上的一些实施例所述的半导体结构，以及外围器件，该外围器件与所述半导体结构电连接。
23.又一方面，提供一种存储系统，包括：如上所述的三维存储器，以及控制器，该控制器耦合至所述三维存储器，以控制所述三维存储器存储数据。
24.又一方面，提供一种电子设备，包括如上所述的存储系统。
25.可以理解地，本公开的上述实施例提供的半导体结构的制备方法、三维存储器、存储系统及电子设备，其所能达到的有益效果可参考上文中半导体结构的有益效果，此处不再赘述。
附图说明
26.为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
27.图1为根据一些实施例的三维存储器的剖面图；
28.图2为根据一些实施例的半导体结构的俯视图一；
29.图3为根据一些实施例的半导体结构的俯视图二；
30.图4为根据一些实施例的半导体结构的俯视图三；
31.图5为根据一些实施例的半导体结构的俯视图四；
32.图6为根据一些实施例的半导体结构的制备方法的步骤流程图；
33.图7为根据一些实施例的半导体结构的制备方法中形成的第一沟道结构的俯视图；
34.图8为根据一些实施例的半导体结构的制备方法中形成的栅线隔槽的俯视图；
35.图9为根据一些实施例的半导体结构的制备方法中形成的栅线隔槽的剖面图；
36.图10为根据一些实施例的半导体结构的制备方法中形成的第一介质材料后的结构沿介质层所在平面处的局部剖视图；
37.图11为根据一些实施例的半导体结构的制备方法中形成的第一介质材料的剖面图；
38.图12为根据一些实施例的半导体结构的制备方法中形成的第一牺牲部的俯视图；
39.图13为根据一些实施例的半导体结构的制备方法中形成的阻挡层的俯视图；
40.图14为根据一些实施例的半导体结构的制备方法中形成的阻挡层的剖面图；
41.图15为根据一些实施例的半导体结构的制备方法中形成的第二介质材料的俯视图；
42.图16为根据一些实施例的半导体结构的制备方法中形成的第二介质材料的剖面图；
43.图17为根据一些实施例的半导体结构的制备方法中形成的掩膜层的俯视图；
44.图18为根据一些实施例的半导体结构的制备方法中形成的牺牲结构的俯视图；
45.图19为根据一些实施例的半导体结构的制备方法中形成的牺牲结构的剖面图；
46.图20为根据一些实施例的半导体结构的制备方法中形成的第二间隙的俯视图；
47.图21为根据一些实施例的半导体结构的制备方法中形成的第二间隙的剖面图；
48.图22为根据一些实施例的半导体结构的制备方法中形成的阻隔结构的俯视图；
49.图23为根据一些实施例的半导体结构的制备方法中形成的阻隔结构的俯视图；
50.图24为根据一些实施例的半导体结构的制备方法中去除的牺牲结构后的俯视图；
51.图25为根据一些实施例的半导体结构的制备方法中去除的牺牲结构后的剖面图；
52.图26为根据一些实施例的半导体结构的制备方法中形成的第一间隙的剖面图；
53.图27为根据一些实施例的半导体结构的制备方法中形成的栅极层的俯视图；
54.图28为根据一些实施例的半导体结构的制备方法中形成的栅极层的剖面图；
55.图29为根据一些实施例的半导体结构的制备方法中形成的分隔结构的剖面图；
56.图30为根据一些实施例的存储系统的框图；
57.图31为根据另一些实施例的存储系统的框图。
具体实施方式
58.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
59.在本公开的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
60.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
61.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
62.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0063]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0064]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0065]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
[0066]
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
[0067]
在本公开实施例的内容中，“在
……
上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。
[0068]
在本公开实施例的内容中，“在一个方向上，a与b相对设置”的含义应当以最宽泛的方式解释，可以理解为：平行于该方向上的光线所造成的a在c上的正投影，与该方向上的光线所造成的b在c上的正投影，存在交叠。交叠例如可以是完全交叠，也可以是部分交叠。
[0069]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的刻蚀区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0070]
如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。
[0071]
术语“三维存储器”是指，在衬底或源极层的主表面上阵列布置，且沿垂直于衬底或源极层的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如nand存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于
logic device，简称pld)或存储电路(例如静态随机存取存储器(static random-access memory，简称sram))。
[0081]
例如，在一些实施例中，外围器件100可以包括基板110、设置在基板110上的晶体管120以及设置在基板110上的外围互联层130。外围电路可以包括晶体管120。
[0082]
其中，基板110的材料可以包括单晶硅，也可以包括其他合适的材料，例如硅锗、锗或绝缘体上硅薄膜。
[0083]
外围互联层130与晶体管120耦接，以实现在晶体管120与外围互联层130之间传输电信号。外围互联层130可以包括一个或多个第二层间绝缘层131，还可以包括一个或多个第二互联导体层132。不同第二互联导体层132之间可以通过触点耦接。第二互联导体层132和触点的材料可以包括导电材料，导电材料例如包括钨、钴、铜、铝、以及金属硅化物中的一种或多种的组合，还可以包括其他合适的材料。第二层间绝缘层131的材料包括绝缘材料，绝缘材料例如包括氧化硅、氮化硅、以及高介电常数绝缘材料中的一种或多种的组合，或者也可以是其他合适的材料。
[0084]
外围互联层130可以与阵列互联层290耦接，使得半导体结构200和外围器件100可以耦接。在一些示例中，由于外围互联层130与阵列互联层290耦接，因此，外围器件100中的外围电路可以与半导体结构200中的存储单元串耦接，以实现外围电路与存储单元串之间电信号的传输。在一些可能的实现方式中，在外围互联层130和阵列互联层290之间可以设置有粘结界面500，通过粘结界面500，外围互联层130和阵列互联层290可以相互粘接且耦接。
[0085]
图2为根据一些实施例的半导体结构200的俯视图一。继续参照图1并结合图2，半导体结构200还包括堆叠结构232和栅线缝隙结构30，堆叠结构232包括交替层叠设置的栅极层203和介质层201。其中，栅极层203也即为字线。堆叠结构232包括第一区aa以及与第一区aa相邻接的第二区bb；栅线缝隙结构30由第一区aa延伸至第二区bb，且贯穿堆叠结构232；栅线缝隙结构30包括第一分隔结构31和第二分隔结构32；第一分隔结构31位于第一区aa，第二分隔结构32位于第二区bb。
[0086]
相关技术中，形成栅线缝隙结构30的步骤包括：形成堆叠结构232，堆叠结构232包括交替层叠设置的介质层201和牺牲层；形成栅极隔槽，栅极隔槽包括位于连接区ss的第一隔槽和位于核心区ca的第二隔槽；在第一隔槽内形成第一隔离部；经由第二隔槽，去除牺牲层中位于核心区ca的部分，以形成第二间隙；去除第一隔离部；经由第一隔槽，去除牺牲层中位于连接区ss的部分，以形成第一间隙；在第一间隙和第二间隙内形成栅极层203，栅极层203用于将沟道结构中各层中的控制栅引出至连接区ss的连接结构，从而实现读取、擦写、编程等功能；在第一隔槽和第二隔槽内形成栅线缝隙结构30。核心区ca内包括与连接区ss相邻接的过渡区，从而避免在经由第二隔槽去除部分牺牲层的过程中，刻蚀到连接区ss内的接触结构12。然而，相关技术中核心区ca内的过渡区的延伸长度较长，核心区ca的有效存储区的延伸长度较短，导致三维存储器的存储容量较小。此处，“核心区ca内的过渡区”是指核心区ca内，与连接区ss相邻接的区域；“有效存储区”是指核心区ca内，位于过渡区远离连接区ss的一侧的区域。
[0087]
有鉴于此，本公开一些实施例提供一种三维存储器。请参阅图1至图5，其中，图3为根据一些实施例的半导体结构200的俯视图二；图4为根据一些实施例的半导体结构200的
俯视图三；图5为根据一些实施例的半导体结构200的俯视图四。三维存储器中的半导体结构200包括源极层sl、堆叠结构232、栅线缝隙结构30和第一沟道结构220。其中，堆叠结构232和第一沟道结构220均位于源极层sl的上方。值得说明的是，图2至图5中，第二方向y与栅线缝隙结构30的延伸方向平行，且第二方向y与栅极层203平行；第一方向x与栅线缝隙结构30的延伸方向垂直，且第一方向x与栅极层203平行；第三方向z垂直于半导体结构200所在平面，即垂直于x-y平面。
[0088]
其中，源极层sl的材料之前已经详细说明，此处不再赘述。
[0089]
堆叠结构232包括交替层叠设置的栅极层203和介质层201。可以理解的是，交替层叠设置是指，栅极层203和介质层201层叠设置，且布置方式采用交替排列；例如，在沿堆叠结构232的底层至顶层的方向上，先设置一层栅极层203，在栅极层203上再设置一层介质层201，然后在介质层201上继续设置一层栅极层203，如此循环交替，形成堆叠结构232。其中，栅极层203/介质层201的叠层的具体数量可根据实际情况进行设定。栅极层203可以由导电材料制成，导电材料可以如上述实施例中所述，在此不再赘述。介质层201可以由绝缘材料制成，绝缘材料可以如上述实施例中所述，在此不再赘述。
[0090]
堆叠结构232包括第一区aa以及与第一区aa相邻接的第二区bb。示例的，第一区aa包括核心区ca，第二区bb包括连接区ss。
[0091]
为方便介绍，下文以第一区aa为核心区ca，第二区bb为连接区ss为实施例进行说明。其中，第一区aa包括第一部分过渡区aa1和有效存储区aa2，其中，第一部分过渡区aa1与第二区相邻接，第一部分过渡区aa1可以不具备存储功能，也可以部分具备存储功能；有效存储区aa2位于第一部分过渡区aa1远离第二区的一侧，有效存储区aa2具有存储功能。
[0092]
多个沟道结构贯穿堆叠结构232，沟道结构还包括沿栅线缝隙结构30的边缘设置的第一沟道结构220。其中，第一沟道结构220可以位于第一区aa和第二区bb。在一些实施例中，位于第一区aa的第一沟道结构220可以用于数据存储。例如，第一沟道结构220可以大致为柱状结构，例如可以依次层叠设置有氧化物-氮化物-氧化物-多晶硅(oxide-nitride-oxide-poly，onop)结构。在这种情况下，沟道阻挡层的材料例如可以包括氧化硅，存储层的材料例如可以包括氮化硅，隧穿层的材料例如可以包括氧化硅，沟道层的材料例如可以包括多晶硅。在上述步骤中，还可以采用诸如cvd、pvd或ald等薄膜沉积工艺，在形成有存储层和沟道层的沟道孔内形成填充层，例如氧化硅，上述具有沟道阻挡层、存储层、隧穿层、沟道层和填充层的沟道结构可以称为“onopo”结构。
[0093]
在一些其他的实施例中，位于第二区bb的第一沟道结构220还可以包括虚拟沟道结构。当然，在其他的一些实施例中，多个虚拟沟道结构还可以位于第一区aa，本实施例对此不做限制。虚拟沟道结构可以与沟道结构相同，也可以不同，本实施例对此不做限制。需要说明的是，虚拟沟道结构可以不实际用作存储单元，而是起到为三维存储器提供机械支撑和/或负载平衡的作用。
[0094]
在一些实施例中，第一区aa内还可以设置有多个半导体插塞，该半导体插塞形成在沟道结构的底部，即底部seg(selective epitaxy growth，选择性外延生长)；在另一些示例中，该半导体插塞包围沟道结构靠近衬底的一端的侧壁，即侧壁seg。在一些示例中，半导体插塞包括n型多晶硅，侧壁seg形成了swnn(side wall n-poly/n-sub)结构。在一些实施方式中，swnn(side wall n-poly/n-sub)结构可在对3d存储器件进行擦除操作时生成栅
极-感应-漏极-泄漏(gidl)辅助体偏压，因此也被称为“gidl擦除”。本公开实施例所提供的上述发明思想对于上述两种结构均适用。
[0095]
值得说明的是，半导体结构200还包括接触结构12，接触结构12可以位于连接区ss(也即可以位于第二区bb)，接触结构12贯穿堆叠结构232。参照图1，接触结构12可以包括主体部分121和延伸部分122。其中，一个延伸部分122与一个栅极层203电性连接，且与该栅极层203同层设置。主体部分121与延伸部分122接合，且贯穿堆叠结构232中位于该栅极层203远离源极层一侧的部位。通过上述设置，一个接触结构12与一个栅极层203电性连接，使得接触结构12可以通过栅极层203控制沟道结构，从而使三维存储器可以实现读取、擦写、编程等功能。
[0096]
第一分隔结构31包括第一部分311，第一部分311与第二分隔结构32相连；第二分隔结构32沿第一方向x的宽度大于第一部分311沿所述第一方向x的宽度。例如，第二分隔结构32沿第二方向y的宽度可以均相等，且第一部分311沿第二方向y的宽度也可以均相等。参照图2，第一部分311所在的区域即为第一部分过渡区aa1。
[0097]
综上所述，第二分隔结构32沿第一方向x的宽度大于第一部分311沿所述第一方向x的宽度，在去除第二分隔结构32周围的牺牲层202时，通过上述设置，有利于减少由第二区bb流向第一区aa的刻蚀液，进而避免刻蚀到位于第一区aa的沟道结构处，有利于减小第一区aa内的第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区的延伸长度，有利于提高半导体结构200的存储容量。
[0098]
如图3至图5所示，第二分隔结构32可以包括第二部分322；第一部分311可以与第二部分322相连；第二部分322可以包括靠近第一部分311的第一端和远离第一部分311的第二端，第二端m2的沿第一方向x的宽度大于第一端m1的沿第一方向x的宽度。
[0099]
值得说明的是，第二区bb可以包括第二部分过渡区bb1，第二部分过渡区bb1位于第一部分过渡区aa1远离第一区aa的一侧。第二部分过渡区bb1可以不具有存储功能，也可以部分具有存储功能。第二部分322所在的区域即为第二部分过渡区bb1。
[0100]
如图3至图5所示，第二部分322的第一端m1为图示位置中第二部分322的左端，第二部分322的第二端m2为图示位置中第二部分322的右端。其中，第二端m2的沿第一方向x的宽度大于第一端m1的沿第一方向x的宽度。通过上述设置，可以扩宽与第一区aa相邻接的第二部分322的沿第一方向x的宽度，在去除第二分隔结构32周围的牺牲层202时，有利于使第二区bb内的刻蚀液向第一方向x扩散，减少由第二区bb流向第一区aa的刻蚀液，进而避免刻蚀到位于第一区aa的沟道结构处，有利于减小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0101]
进一步的，第一部分311的延伸长度d1的取值范围可以为100nm-2000nm。此处，“延伸长度d1”即为第一部分311沿第二方向y的长度。在一些实施例中，第一部分311内可以设置有实心结构，通过调节第一部分311的延伸长度d1，可以在保证第一部分311阻隔效果的同时，进一步减小第一部分311的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。例如，第一部分311的延伸长度d1可以为100nm、1000nm或者2000nm。第一部分311的延伸长度d1大于100nm，有利于保证第一部分311阻隔效果，第一部分311的延伸长度d1小于2000nm，有利于减小第一部分311的延伸长度，提高半导体结构200的存储容量。
[0102]
继续参照图3，第一端m1的沿第一方向x的宽度可以大于或等于第一部分311的沿第一方向x的宽度。例如图3中，第二部分322的第一端m1与第一部分311相连，第一部分311的沿第一方向x的宽度，在沿第二方向y上均相等，第一端m1的沿第一方向x的宽度可以等于第一部分311的沿第一方向x的宽度。当然，在一些示例中，第一端m1的沿第一方向x的宽度还可以大于第一部分311的沿第一方向x的宽度。通过上述设置，在去除第二分隔结构32周围的牺牲层202时，有利于减少由第二区bb流向第一区aa的刻蚀液，进而避免刻蚀到位于第一区aa的沟道结构处，有利于减小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0103]
第二部分322的沿第一方向x的宽度可以沿第二方向y逐渐增大，值得说明的是，第二方向y为栅线缝隙结构30的延伸方向，也即第二方向y为由第一端m1指向第二端m2的方向。继续参照图3至图5，第二部分322的沿第一方向x的宽度由图示位置中的左端向图示位置中的右端逐渐增大，通过上述设置，在去除第二分隔结构32周围的牺牲层202时，由第二区bb流向第一区aa的刻蚀液能够逐渐减少，有利于进一步避免刻蚀到沟道结构处，进一步减小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0104]
在一些其他的实施例中，可以为第二部分322的沿第一方向x的宽度由第一端m1至第二端m2先减小再增大，或者，可以为第二部分322的沿第一方向x的宽度由第一端m1至第二端m2先增大再减小，本实施例对此不做限制。
[0105]
继续参照图3至图5，第二部分322的沿第二方向y的长度l小于或者等于25nm；和/或，第二部分322的沿第一方向x的最大宽度w的取值范围可以为：250nm-700nm。示例性的，第二部分322与第一部分311的接合面可以为平面，该平面在沿第一方向x的投影距离即为第二部分322的沿第二方向y的长度l。该平面在第二方向y上的投影距离即为第二部分322的沿第一方向x的最大宽度w。通过上述设置，在去除第二分隔结构32周围的牺牲层202时，由第二区bb流向第一区aa的刻蚀液能够逐渐减少，有利于进一步避免刻蚀到沟道结构处，进一步减小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。值得说明的是，在一些其他的实施例中，第二部分322与第一部分311的接合面还可以为弧形面，本公开对此不进行限定。
[0106]
例如，第二部分322的长度l可以为13nm或者25nm。第二部分322的长度l小于25nm，有利于提高半导体结构200的结构紧凑性。例如，第二部分322的沿第一方向x的最大宽度w可以为250nm、470nm或者700nm。第二部分322的沿第一方向x的最大宽度w可以大于250nm，有利于刻蚀液通过第二部分322向第一方向x扩散，从而避免刻蚀到沟道结构处；第二部分322的沿第一方向x的最大宽度w可以小于700nm，有利于提高半导体结构200的结构紧凑性。
[0107]
继续参照图3至图5，第二分隔结构32还可以包括第三部分323；第三部分323与第二部分322相连；第三部分323的沿第一方向x的宽度大于或等于第二端m2的沿第一方向x的宽度。本实施例中，第三部分323的沿第一方向x的宽度，在沿第二方向y上均相等，第二端m2的沿第一方向x的宽度可以等于第三部分323的沿第一方向x的宽度，从而有利于刻蚀液通过第三部分323向第一方向x扩散，从而避免刻蚀到沟道结构处，减小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。同时，还有利于提高第二分隔结构32的规整性，简化工艺，提高半导体结构200的制作
效率。
[0108]
当然，在一些其他的实施例中，第三部分323的沿第一方向x的宽度还可以均大于第二端m2的沿第一方向x的宽度，从而有利于使第二区bb内的刻蚀液进一步向第一方向x扩散，进一步减小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0109]
继续参照图3，在一些实施例中，第一分隔结构31还可以包括第四部分314和第五部分315；第四部分314与第一部分311相连；第四部分314的沿第一方向x的宽度大于第一部分311的沿第一方向x的宽度；第五部分315与第四部分314远离第一部分311的一端相连；第五部分315的沿第一方向x的宽度小于第四部分314的沿第一方向x的宽度。例如，第五部分315的沿第一方向x的宽度可以等于第一部分311的沿第一方向x的宽度。通过在第一分隔结构31内设置第四部分314，在去除第一分隔结构31周围的牺牲层202时，有利于刻蚀液通过第四部分314向第一方向x扩散，减少由第一区aa流向第二区bb的刻蚀液，进而避免刻蚀到位于第二区bb的接触结构12处，有利于缩小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0110]
继续参照图4，在一些其他的实施例中，第一分隔结构31的沿第一方向x的宽度，在沿第二方向y上均相等，通过上述设置，有利于提高第一分隔结构31的规整性，简化工艺，提高半导体结构200的制作效率。
[0111]
值得说明的是，在一些实施例中，如图3至图5所示，叠层结构231可以在两个第一区aa的中间设置一个第二区bb。在上述实施例中，两个第一区aa的结构可以相同，例如，两个第一区aa均设置有第四部分314(如图3所示)，或者，两个第一区aa均没有设置第四部分314(如图4所示)。当然，两个第一区aa的结构还可以不同，例如，位于图示位置左端的第一区aa设置有第四部分314，位于图示位置右端的第一区aa没有设置第四部分314(如图5所示)。进一步地，在上述实施例中，第二分隔结构32中至少包括一个第二部分322，例如，位于图示位置中第三部分323的左侧或者右侧设置有第二部分322，或者，位于图示位置中第三部分323的两侧分别设置有一个第二部分322。
[0112]
但本公开实施例中的叠层结构231并不局限于此，叠层结构231也可以包括一个第一区aa和一个第二区bb，也即，叠层结构231可以在一个第一区aa的周边设置一个第二区bb。
[0113]
如图3所示，第一沟道结构220与栅线缝隙结构30之间的距离d2的取值范围为50nm-200nm。第一沟道结构220与栅线缝隙结构30之间的距离d2即为第一沟道结构220的侧壁与栅线缝隙结构30的侧壁之间的最短距离。此处，“最短距离”例如可以是第一沟道结构220的侧壁与第二部分322的侧壁之间的距离，距离d2可以为25nm、38nm或者50nm。可以理解的是，当第一沟道结构220与栅线缝隙结构30之间的距离较小时，在去除牺牲层202时，堆叠结构232内的介质层201容易变形，导致第一沟道结构220倾斜甚至坍塌。本公开实施例通过控制第一沟道结构220与栅线缝隙之间的距离，有利于避免第一沟道结构220坍塌，提高半导体结构200的性能。
[0114]
图6为根据一些实施例的半导体结构200的制备方法的步骤流程图，图7至图29为本公开实施例的半导体结构200在不同制备阶段的结构示意图。值得说明的是，图7和图29中，第二方向y与栅线缝隙结构30的延伸方向平行，且第二方向y与栅极层203平行；第一方
向x与栅线缝隙结构30的延伸方向垂直，且第一方向x与栅极层203平行；第三方向z垂直于半导体结构200所在平面，即垂直于x-y平面。本公开的一些实施例提供了一种半导体结构200的制备方法。请参阅图6，并结合图7至图29，该制备方法包括s1-s4。
[0115]
s1、形成叠层结构，叠层结构包括交替层叠设置的牺牲层和介质层；叠层结构包括第一区以及与第一区相邻接的第二区。
[0116]
图7为根据一些实施例的半导体结构200的制备方法中形成的第一沟道结构220的俯视图；图8为根据一些实施例的半导体结构200的制备方法中形成的栅线隔槽34的俯视图；图9为根据一些实施例的半导体结构200的制备方法中形成的栅线隔槽34的剖面图。
[0117]
值得说明的是，在形成堆叠结构232之前还可以包括：提供衬底210。参照图9，衬底210例如可以包括复合衬底210，其材质可以包括硅(例如，单晶硅)、硅锗(sige)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)和任何其他适当材料中的多种的组合。当然，在一些实施例中，衬底210还可以包括单层结构，本公开实施例对此不进行限定。衬底210上还设置有刻蚀停止层240，刻蚀停止层240用于在后续去除衬底210时，保护堆叠结构232不被刻蚀到。形成叠层结构231的步骤还包括：位于第一区aa的叠层结构231上还设置有漏端选择栅280，漏端选择栅280可以用于打开和关闭沟道结构的漏端。
[0118]
参照图9，形成堆叠结构232的步骤，包括：形成叠层结构231，叠层结构231包括交替层叠设置的牺牲层202和介质层201。其中，牺牲层202和介质层201的材料为不同的两种材料，且在相同工艺条件下，牺牲层202的刻蚀速度与介质层201的刻蚀速度不同。在一些示例中，牺牲层202包括氮化物(例如氮化硅)，介质层201包括氧化物(例如氧化硅)。
[0119]
如上述实施例中所述，叠层结构231也包括第一区aa和第二区bb，且第一区aa包括核心区，第二区bb包括连接区。可以理解的是，图中是以一个第一区aa和一个第二区bb进行示意，但本公开实施例中的叠层结构231并不局限于此，也即，该叠层结构231既可以在一个第一区aa的周边设置一个第二区bb，也可以在两个第一区aa的中间设置一个第二区bb。
[0120]
参照图7，形成叠层结构231的步骤还包括：形成多个沟道结构，沟道结构还包括第一沟道结构220。其中，第一沟道结构220位于第一区aa和第二区bb。如上述实施例中所述，位于第一区aa的第一沟道结构220可以用于数据存储，位于第二区bb的第一沟道结构220还可以包括虚拟沟道结构，在此不再赘述。
[0121]
值得说明的是，参照图7，第一沟道结构220所围设出的区域内，用于形成栅线缝隙结构30，以使第一沟道结构220沿栅线缝隙结构30的边缘设置。可以理解的是，通过调节第一沟道结构220的位置，可以进一步调节形成的栅线缝隙结构30的形状，可以根据实际需要，对第一沟道结构220的数量以及位置进行设置，本公开实施例对此不进行具体限定。
[0122]
本实施例中，在形成叠层结构231以后，还包括：
[0123]
s2、形成栅线隔槽，由第一区延伸至第二区，且贯穿叠层结构。
[0124]
参照图8和图9，栅线隔槽34包括第一分隔槽341和第二分隔槽342，栅线隔槽34还贯穿刻蚀停止层240，且部分栅线隔槽34还伸入衬底210内。其中，第一分隔槽341位于第一区aa，第二分隔槽342位于第二区bb，且第一分隔槽341与第二分隔槽342连通。第一分隔槽341内用于形成第一分隔结构31，第二分隔槽342内用于形成第二分隔结构32。值得说明的是，图8中的空白区域表示第一分隔槽341或第二分隔槽342内部没有被填满。
[0125]
参照图9，第一分隔槽341包括第一槽部301和第二槽部302，第一槽部301和第二槽
部302连通。示例性的，第一槽部301可以贯穿叠层结构231、刻蚀停止层240，部分第一槽部301还伸入衬底210内；第二槽部302相对于第一槽部301远离槽底。值得说明的是，第一槽部301和第二槽部302的分隔面可以位于叠层结构231远离衬底210的一侧，本公开实施例在此不做限定。
[0126]
参照图8，第一分隔槽341可以包括第一槽段305、第二槽段304以及第三槽段303，第二槽段304可以位于第一槽段305与第三槽段303之间，第一槽段305相对于第三槽段303更靠近第二分隔槽342。如上述实施例所述，第一区aa包括第一部分过渡区aa1和有效存储区aa2，其具体位置与功能在此不再赘述。其中，第一槽段305所在的区域即为第一部分过渡区aa1，有效存储区aa2包括第二槽段304以及第三槽段303所在的区域。
[0127]
值得说明的是，第一槽段305、第二槽段304以及第三槽段303分别包括部分第一槽部301以及部分第二槽部302。
[0128]
继续参照图8，第二分隔部可以包括第四槽段311和第五槽段312，其中，第四槽段311可以与第一分隔部的第一槽段305相连。第四槽段311远离第一槽段305一端的宽度大于第四槽段311靠近第一槽段305的一端的宽度，且第四槽段311靠近第一槽段305的一端的宽度大于或等于第一槽段305的宽度。如上述实施例所述，第二区bb包括第二部分过渡区bb1，其具体位置与功能在此不再赘述。第四槽段311所在的区域即为第二部分过渡区bb1。
[0129]
通过上述设置，在去除第二分隔槽342周围的牺牲层202时，有利于减少由第二区bb流向第一区aa的刻蚀液，进而避免刻蚀到位于第一区aa的沟道结构处，有利于减小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0130]
进一步的，第四槽段311远离第一槽段305一端的宽度可以小于或者等于第五槽段312的宽度，通过上述设置，在去除第二分隔槽342周围的牺牲层202时，有利于刻蚀液通过第五槽段312向第一方向x扩散，从而避免刻蚀到位于第一区aa的沟道结构处，减小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0131]
继续参照图8，第二槽段304的宽度大于第一槽段305的宽度，第三槽段303的宽度小于第二槽段304的宽度。通过在第一分隔槽341内设置第二槽段304，在去除第一分隔槽341周围的牺牲层202时，有利于刻蚀液通过第二槽段304向第一方向x扩散，减少由第一区aa流向第二区bb的刻蚀液，进而避免刻蚀到位于第二区bb的接触结构12处，有利于缩小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0132]
如上述实施例所述，在一些示例中，第一分隔槽341的宽度还可以沿第二方向y均相等，通过上述设置，有利于提高第一分隔槽341的规整性，简化工艺，提高半导体结构200的制作效率。
[0133]
相应的，图8中是以一个第一分隔结构31和一个第二分隔结构32进行示意，但本公开实施例中的栅线隔槽34并不局限于此，也即，该栅线隔槽34既可以在一个第一分隔结构31的周边设置一个第二分隔结构32，也可以在两个第一分隔结构31的中间设置一个第二分隔结构32。
[0134]
本实施例中，在形成栅线隔槽34以后，还包括：
[0135]
s3、经由栅线隔槽，将牺牲层替换为栅极层，以形成堆叠结构。
[0136]
下面参照图10至图16，形成堆叠结构232的步骤，可以包括：形成牺牲结构375，牺牲结构375位于第一分隔槽341内。
[0137]
图10为半导体结构的制备方法中形成的第一介质材料后的结构沿介质层所在平面处的局部剖视图；图11为根据一些实施例的半导体结构200的制备方法中形成的第一介质材料351的剖面图；图12为根据一些实施例的半导体结构200的制备方法中形成的第一牺牲部352的俯视图。继续参照图10至图12，形成牺牲结构375的步骤，包括：形成第一牺牲部352，第一牺牲部352填充于第一槽部301。
[0138]
参照图10和图11，形成第一牺牲部352的步骤包括：在第一分隔槽341和第二分隔槽342内填充第一介质材料351。
[0139]
值得说明的是，可以通过采用包括但不限于pvd、cvd、ald中一种或多种薄膜沉积工艺在第一分隔槽341和第二分隔槽342内沉积第一介质材料351，其中，第一介质材料351例如可以包括多晶硅、氮氧化硅等。
[0140]
如图10和图11所示，在第一槽段305和第三槽段303中，至少第一槽段305内的第一介质材料351填充为实心结构。可以理解的是，由于第一槽段305的沿第一方向x的宽度小于第二槽段304的沿第一方向x的宽度，在沉积第一介质材料351的过程中，有利于第一介质材料351在第一槽段305内填实。在一些实施例中，由于第三槽段303的沿第一方向x的宽度小于第二槽段304的沿第一方向x的宽度，也有利于第一介质材料351在第三槽段303内填实。同时，由于第二分隔槽342的沿第一方向x的宽度大于第一分隔槽341的沿第一方向x的宽度，在第一槽段305内形成实心结构的同时，第二分隔槽342的侧壁上还沉积有第一介质材料351。值得说明的是，图10中的空白区域表示第二分隔槽342内部没有被填满，如图11所示，实际上第二分隔槽342的底壁上还沉积有第一介质材料351。
[0141]
参照图12，在填充第一介质材料351以后，形成第一牺牲部352的步骤还包括：去除第二分隔槽342的内壁上的第一介质材料351以及第一分隔槽341内的部分第一介质材料351，保留位于第一槽部301内的第一介质材料351，以形成第一牺牲部352。
[0142]
值得说明的是，去除第一分隔槽341内的部分第一介质材料351，即为去除位于第二槽部302内的第一介质材料351，从而保留位于第一槽部301内的第一介质材料351，形成第一牺牲部352。也即，第一槽部301即为第一牺牲部352所在的空间。可以理解的是，至少位于第一槽段305的第一牺牲部352为实心结构。
[0143]
图13为根据一些实施例的半导体结构200的制备方法中形成的阻挡层360的俯视图；图14为根据一些实施例的半导体结构200的制备方法中形成的阻挡层360的剖面图。参照图13至图14，在形成第一牺牲部352以后，形成牺牲结构375的步骤还包括：形成阻挡层360，阻挡层360包括第一阻挡层361和第二阻挡层362；第一阻挡层361覆盖第一牺牲部352以及第二槽部302的侧壁；第二阻挡层362覆盖第一牺牲部352中靠近第二分隔槽342的侧面。
[0144]
继续参照图13和图14，阻挡层360还可以包括第三阻挡层363，第三阻挡层363覆盖第二分隔槽342的侧壁。在一些示例中，可以通过采用包括但不限于pvd、cvd、ald中一种或多种薄膜沉积工艺在第一分隔槽341和第二分隔槽342内形成阻挡层360，其中，阻挡层360的材料例如可以包括氮化硅、氧化硅以及氮氧化硅中的一种或者多种的组合。值得说明的
是，图13中的空白区域表示第二分隔槽342内部没有被填满，如图14所示，实际上第二分隔槽342的底壁上还沉积有第三阻挡层363。
[0145]
图15为根据一些实施例的半导体结构200的制备方法中形成的第二介质材料372的俯视图；图16为根据一些实施例的半导体结构200的制备方法中形成的第二介质材料372的剖面图；图17为根据一些实施例的半导体结构200的制备方法中形成的掩膜层102的俯视图；图18为根据一些实施例的半导体结构200的制备方法中形成的牺牲结构375的剖面图。参照图15和图16，在形成阻挡层360以后，形成牺牲结构375的步骤还包括：形成第二牺牲部371，第二牺牲部371填充于第二槽部302；其中，第一牺牲部352、第一阻挡层361以及第二牺牲部371共同构成牺牲结构375。
[0146]
参照图16，可以通过采用包括但不限于pvd、cvd、ald中一种或多种薄膜沉积工艺在第一分隔槽341和第二分隔槽342内沉积第二介质材料372，其中，第二介质材料372例如可以包括多晶硅、氮氧化硅等。部分第二介质材料372覆盖在第一阻挡层361上，部分第二介质材料372还覆盖在第三阻挡层363上，且位于第二分隔槽342内。可以理解的是，在一些示例中，第二分隔槽342的宽度大于第一分隔槽341的宽度，第二介质材料372沉积在第二分隔槽342以后，第二分隔槽342内还存在一定间隙，便于后续去除位于第二分隔槽342内的第二介质材料372。
[0147]
参照图16，在沉积第二介质材料372以后，可以在叠层结构231上形成掩膜材料101。参照图17，在形成掩膜材料101以后，可以在位于第一区aa的叠层结构231上形成掩膜层102，掩膜层102暴露位于第二区bb的第二介质材料372以及第三阻挡层363。参照图18和图19，形成掩膜层102以后，以掩膜层102作为掩膜去除位于第二区bb的第二介质材料372，以形成第二牺牲部371。由于第一牺牲部352中靠近第二分隔槽342的侧面上覆盖有第二阻挡层362，在去除第二介质材料372时，第二阻挡层362能够起到阻隔作用，从而避免刻蚀到第一牺牲部352，有利于保证至少位于第一槽段305的第一牺牲部352为实心结构。
[0148]
通过上述工艺步骤，第一分隔槽341内依次层叠设置有第一牺牲部352、第一阻挡层361和第二牺牲部371，第一牺牲部352、第一阻挡层361以及第二牺牲部371共同构成牺牲结构375。
[0149]
在一些实施例中，参照图19，形成半导体结构200的步骤，还包括：形成多个接触孔343，接触孔343位于第二区bb，且贯穿叠层结构231。在一些实施例中，可以在接触孔343内形成接触结构12，接触结构12可以如上述实施例中所述，在此不再赘述。
[0150]
进一步的，形成半导体结构200的步骤，还包括：形成多个连接孔344，连接孔344位于第二区bb，且贯穿叠层结构231。在一些实施例中，可以在连接孔344内形成连接结构，连接结构引出半导体结构200的栅极，以使栅极可以电连接至外围器件。
[0151]
图20为根据一些实施例的半导体结构200的制备方法中形成的第二间隙g2的俯视图；图21根据一些实施例的半导体结构200的制备方法中形成的第二间隙g2的剖面图。参照图20和图21，本实施例中，在形成牺牲结构375以后，形成堆叠结构232的步骤，还包括：经由第二分隔槽342，去除位于第二区bb的部分牺牲层202，以形成第二间隙g2。值得说明的是，图21中省略了掩膜层102。
[0152]
如图21所示，第二间隙g2为位于第二区bb的牺牲层202去除前原本所在空间，也即，第二间隙g2位于第二区bb的相邻两个牺牲层202之间。
[0153]
参照图19和图20，经由第二分隔槽342，去除位于第二区bb的部分牺牲层202的同时，还包括：去除第三阻挡层363。在一些实施例中，阻挡层360的材质可以与叠层结构231中牺牲层202的材质相同，有利于同时去除第三阻挡层363和位于第二区bb的部分牺牲层202，简化工艺，提高半导体结构200的制作效率。在一些实施例中，在去除第三阻挡层363和位于第二区bb的部分牺牲层202的同时，还去除了第二阻挡层362。
[0154]
进一步的，由于至少位于第一槽段305的第一牺牲部352为实心结构，在经由第二分隔槽342，去除位于第二区bb的部分牺牲层202的同时，该实心结构能够起到阻隔的作用，进而避免刻蚀到位于第一区aa的沟道结构处，有利于缩小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0155]
可以理解的是，上述工艺步骤中，通过将至少第一槽段305内的第一介质材料351填充为实心结构，设置覆盖第一牺牲部352中靠近第二分隔槽342的侧面上的第二阻挡层362，有利于提高位于第一槽段305内的结构的阻隔作用，在经由第二分隔槽342去除牺牲层202时，避免刻蚀到位于第一区aa的沟道结构处，有利于缩小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0156]
图22为根据一些实施例的半导体结构200的制备方法中形成的阻隔结构381的俯视图；图23为根据一些实施例的半导体结构200的制备方法中形成的阻隔结构381的剖视图。参照图22和图23，本实施例中，在形成第二间隙g2以后，形成堆叠结构232的步骤，还包括：形成阻隔结构381，位于第二分隔槽342和第二间隙g2内。
[0157]
在一些实施例中，可以通过采用包括但不限于pvd、cvd、ald中一种或多种薄膜沉积工艺在第二分隔槽342和第二间隙g2内沉积阻隔材料，以形成阻隔结构381。其中，阻隔材料例如可以包括碳。
[0158]
图24为根据一些实施例的半导体结构200的制备方法中去除的牺牲结构375后的俯视图；图25为根据一些实施例的半导体结构200的制备方法中去除的牺牲结构375后的剖面图。参照图24和图25，本实施例中，在形成阻隔结构381以后，形成堆叠结构232的步骤，还包括：去除牺牲结构375。
[0159]
在一些实施例中，在相同工艺条件下，牺牲结构375的刻蚀速率大于阻隔材料的刻蚀速率。通过设置阻隔结构381，在去除牺牲结构375的过程中，有利于避免刻蚀液流至第二区bb，避免刻蚀到第二区bb的接触结构12，从而提高半导体结构200的性能。
[0160]
图26为根据一些实施例的半导体结构200的制备方法中形成的第一间隙g1的剖面图。参照图26，本实施例中，在去除牺牲结构375以后，形成堆叠结构232的步骤，还包括：经由第一分隔槽341，去除位于第一区aa的牺牲层202，以形成第一间隙g1。
[0161]
示例性的，第一间隙g1为位于第一区aa的牺牲层202去除前原本所在空间，也即，第一间隙g1位于第一区aa的相邻两个牺牲层202之间。
[0162]
通过上述结构设置，通过设置阻隔结构381，在经由第一分隔槽341去除牺牲层202时，避免刻蚀到位于第二区bb的接触结构12处，有利于缩小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0163]
本实施例中，在形成第一间隙g1以后，形成堆叠结构232的步骤，还包括：去除阻隔结构381。在一些实施例中，在相同工艺条件下，阻隔材料的刻蚀速率大于堆叠结构232中介质层201的刻蚀速率，在去除阻隔结构381的过程中，有利于减小对介质层201的影响。
[0164]
图27为根据一些实施例的半导体结构200的制备方法中形成的栅极层203的俯视图；图28为根据一些实施例的半导体结构200的制备方法中形成的栅极层203的剖面图。参照图27和图28，本实施例中，在去除阻隔结构381以后，形成堆叠结构232的步骤，还包括：形成栅极层203，栅极层203位于第一间隙g1和第二间隙g2，栅极层203和介质层201共同构成堆叠结构232。
[0165]
参照图28，示例性的，可以在第一间隙g1与第二间隙g2内依次沉积粘合层391和栅导电层392，以形成栅极层203。其中，粘合层391用于提高栅导电层392与接触的其他结构之间的粘合度，以提高半导体结构200的可靠性。粘合层391可以是导电材料，包括金属(例如，钛(ti)、钽(ta)、铬(cr)、钨(w)等)、金属化合物(例如，氮化钛(tinx)、氮化钽(tanx)、氮化铬(crnx)、氮化钨(wnx)等)和金属合金(例如，tisixny、tasixny、crsixny、wsixny等)中的一种或者多种的组合。栅导电层392包括导电材料，例如包括钨(w)、钴(co)、铜(cu)、铝(al)、多晶硅、掺杂硅、硅化物中的一种或多种的组合，或者也可以是其他合适的材料。
[0166]
在一些实施例中，在第一间隙g1与第二间隙g2内依次沉积粘合层391和栅导电层392，还包括：粘合层391和栅导电层392还覆盖在第一分隔槽341的侧壁上；去除覆盖在第一分隔槽341的侧壁上的栅导电层392。
[0167]
在一些实施例中，形成栅极层203的同时，还包括：在接触孔343内形成栅导电层392；去除覆盖在堆叠结构232表面的栅导电层392，以形成覆盖接触孔343侧壁的第一导电层393。通过同步形成第一间隙g1、第二间隙g2以及接触孔343内的栅导电层392，有利于简化工艺，提高半导体结构200的制作效率。进一步的，在接触孔343内形成栅导电层392之前，还可以同步形成第一间隙g1、第二间隙g2以及接触孔343内的粘结层，从而进一步简化工艺，进一步提高半导体结构200的制作效率。
[0168]
在一些示例中，在接触孔343内形成第一导电层393以后，还可以在接触孔343内填充绝缘材料，绝缘材料、第一导电层393以及粘结层共同构成接触结构12。
[0169]
在一些实施例中，在形成栅极层203的同时，还包括：在连接孔344内形成栅导电层392；去除覆盖在堆叠结构232表面的栅导电层392，以形成覆盖连接孔344侧壁的第二导电层394。通过同步形成第一间隙g1、第二间隙g2、接触孔343以及连接孔344内的栅导电层392，有利于进一步简化工艺，提高半导体结构200的制作效率。
[0170]
图29为根据一些实施例的半导体结构的制备方法中形成的分隔结构的剖面图。参照图29，在形成堆叠结构232以后，还包括：
[0171]
s4、填充栅线隔槽，以形成栅线缝隙结构，栅线缝隙结构包括第一分隔结构和第二分隔结构；第一分隔结构位于第一区，第二分隔结构位于第二区；第一分隔结构包括第一部分；第二分隔结构沿第一方向的宽度大于第一部分沿第一方向的宽度；第一方向与栅线缝隙结构的延伸方向垂直，且与栅极层平行。
[0172]
在一些实施例中，例如可以通过填充绝缘材料、或者依次填充绝缘材料和导电材料，从而形成栅线缝隙结构30。例如，栅线缝隙结构30的数量可以为多个，多个栅线缝隙结构30沿第一方向x间隔设置。
[0173]
一些示例中，形成的第一分隔结构31中，第一部分311位于第一槽段305内，形成的第二分隔结构32中，第二部分322位于第四槽段311内。通过上述设置，可以扩宽与第一区aa相邻接的第二部分322的宽度，在去除第二分隔结构32周围的牺牲层202时，有利于使第二
区bb内的刻蚀液向第一方向x扩散，减少由第二区bb流向第一区aa的刻蚀液，进而避免刻蚀到位于第一区aa的沟道结构处，有利于减小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。此处，“过渡区”是指第一区aa中的第一部分311所在的区域。
[0174]
综上所述，本公开实施例提供的半导体结构200的制备方法，包括：形成叠层结构231；形成栅线隔槽34；经由栅线隔槽34，将牺牲层202替换为栅极层203，以形成堆叠结构232；填充栅线隔槽34，以形成栅线缝隙结构30。第二分隔结构32沿第一方向x的宽度大于第一部分311的宽度。在去除第二分隔结构32周围的牺牲层202时，有利于使第二区bb内的刻蚀液向第一方向x扩散，减少由第二区bb流向第一区aa的刻蚀液，进而避免刻蚀到位于第一区aa的沟道结构处，有利于减小第一部分过渡区aa1的延伸长度，延长第一区aa的有效存储区aa2的延伸长度，有利于提高半导体结构200的存储容量。
[0175]
图30为根据一些实施例的存储系统的框图。图31为根据另一些实施例的存储系统的框图。
[0176]
请参见图30和图31，本公开的一些实施例还提供了一种存储系统1000。该存储系统1000包括控制器20，和如上的一些实施例的三维存储器10，控制器20耦合至三维存储器10，以控制三维存储器10存储数据。
[0177]
其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(universal flash storage，简称ufs)封装或嵌入式多媒体卡(embedded multi media card，简称emmc)封装)中。也就是说，存储系统1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话(例如手机)、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实(virtual reality，简称vr)设备、增强现实(augmented reality，简称ar)设备或者其中具有储存器的任何其他合适的电子设备。
[0178]
在一些实施例中，参见图30，存储系统1000包括控制器20和一个三维存储器10，存储系统1000可以被集成到存储器卡中。
[0179]
其中，存储器卡包括pc卡(pcmcia，个人计算机存储器卡国际协会)、紧凑型闪存(compact flash，简称cf)卡、智能媒体(smart media，简称sm)卡、存储器棒、多媒体卡(multimedia card，简称mmc)、安全数码(secure digital memory card，简称sd)卡、ufs中的任一种。
[0180]
在另一些实施例中，参见图31，存储系统1000包括控制器20和多个三维存储器10，存储系统1000集成到固态硬盘(solid state drives，简称ssd)中。
[0181]
在存储系统1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，sd卡、cf卡、通用串行总线(universal serial bus，简称usb)闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。
[0182]
在另一些实施例中，控制器20被配置为用于在高占空比环境ssd或emmc中操作，ssd或emmc用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。
[0183]
在一些实施例中，控制器20可以被配置为管理存储在三维存储器10中的数据，并且与外部设备(例如主机)通信。在一些实施例中，控制器20还可以被配置为控制三维存储
器10的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在三维存储器10中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器,20还被配置为处理关于从三维存储器10读取的或者被写入到三维存储器10的数据的纠错码。
[0184]
当然，控制器20还可以执行任何其他合适的功能，例如格式化三维存储器10；例如控制器20可以通过各种接口协议中的至少一种与外部设备(例如，主机)通信。
[0185]
需要说明的是，接口协议包括usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议中的至少一种。
[0186]
本公开的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备(例如智能手表、智能手环、智能眼镜等)、移动电源、游戏机、数字多媒体播放器等中的任一种。
[0187]
电子设备可以包括上文所述的存储系统1000，还可以包括中央处理器cpu(central processing unit，中央处理器)和缓存器(cache)等中的至少一种。
[0188]
以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。