半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。
3.为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(finfet)。但是，在特征尺寸进一步减小的状况下，鳍式场效应晶体管的性能难以进一步提高。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的工作性能。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，包括用于形成第一器件的第一器件区；鳍部，凸立于所述衬底，所述鳍部包括位于所述第一器件区的第一鳍部，沿所述鳍部的延伸方向，所述鳍部包括沟道区；隔离层，位于所述衬底上，并覆盖所述鳍部的部分侧壁，所述隔离层的顶部低于所述沟道区的所述鳍部顶部，所述第一鳍部高于所述隔离层的部分作为第一有效鳍部；第一栅氧化层，覆盖所述沟道区的第一有效鳍部的顶部和侧壁；栅极结构，位于所述衬底上且横跨所述第一鳍部，所述栅极结构包括覆盖所述第一栅氧化层的高k介质层、以及位于所述高k介质层上的栅电极层；源漏掺杂层，位于所述栅极结构两侧的鳍部中，在所述第一器件区中，所述源漏掺杂层的顶部高于所述沟道区的第一鳍部的顶部。
6.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有凸立于所述衬底的初始鳍部、以及位于所述衬底上且覆盖所述初始鳍部的部分侧壁的隔离层，所述衬底包括用于形成第一器件的第一器件区，沿所述初始鳍部的延伸方向，所述初始鳍部包括沟道区；在所述第一器件区中，去除所述沟道区中露出于所述隔离层的部分高度的初始鳍部，保留剩余初始鳍部作为第一鳍部；形成第一栅氧化层，所述第一栅氧化层覆盖所述沟道区的第一鳍部的顶部和侧壁；形成所述第一栅氧化层后，在所述隔离层上形成横跨所述沟道区的第一鳍部的栅极结构，所述栅极结构包括覆盖所述第一栅氧化层的高k介质层、以及位于所述高k介质层上的栅电极层。
7.与现有技术相比，本发明实施例的技术方案具有以下优点：
8.本发明实施例提供的半导体结构中，在半导体结构愈加紧凑的趋势下，在所述第一器件区中，所述源漏掺杂层的顶部高于所述沟道区的第一鳍部的顶部，也就是说，沟道区的第一鳍部的高度减小了，这减小了沟道区中相邻第一鳍部之间间隙的深宽比，有利于栅
极结构的形成，提高所述栅极结构在沟道区中相邻第一鳍部之间的填充性，同时，减小形成所述栅极结构时，由于沟道区中相邻第一鳍部之间填充深度过大而产生空洞缺陷(void defect)的概率，而且，所述沟道区中的第一鳍部的顶部较低，有利于形成厚度较大的第一栅氧化层，从而增加所述第一器件的耐高压性能，综上所述皆有利于提高所述半导体结构的工作性能。
9.本发明实施例提供的半导体结构的形成方法中，在半导体结构愈加紧凑的趋势下，在所述第一器件区中，去除所述沟道区中露出于所述隔离层的部分高度的初始鳍部，保留剩余初始鳍部作为第一鳍部，减小了沟道区中相邻第一鳍部之间间隙的深宽比，有利于所述栅极结构的形成，提高所述栅极结构在沟道区中相邻第一鳍部之间的填充性，同时，减小形成所述栅极结构时，由于在沟道区中相邻第一鳍部之间填充深度过大而产生空洞缺陷(void defect)的概率，而且，所述沟道区中的第一鳍部的顶部较低，有利于根据器件性能需求，形成厚度较大的第一栅氧化层，从而增加所述第一器件的耐高压性能，综上所述皆有利于提高所述半导体结构的工作性能。
附图说明
10.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
11.图6至图9是本发明半导体结构一实施例的结构示意图；
12.图10至图22是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
13.目前半导体结构的工作性能仍有待提高。现结合一种半导体结构的形成方法分析半导体结构的工作性能仍有待提高的原因。
14.图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
15.结合参考图1和图2，图1是俯视图，图2是图1基于aa方向的剖视图，提供衬底10，衬底10上形成有凸立于衬底10的鳍部20，衬底10包括用于形成第一器件的第一器件区10i、以及用于形成第二器件的第二器件区10c，第一器件的工作电压大于所述第二器件的工作电压，衬底10上形成有层间介质层13(如图1所示)，层间介质层13中形成有栅极开口15(如图1所示)，栅极开口15横跨所述鳍部20，沿鳍部20的延伸方向，栅极开口15露出的鳍部20的区域作为沟道区20c，鳍部20上还形成有伪栅氧化层30，伪栅氧化层30覆盖沟道区20c的鳍部20的顶部和侧壁。
16.参考图3，去除所述伪栅氧化层30，露出所述沟道区20c的鳍部20表面。
17.参考图4，去除伪栅氧化层30后，在鳍部20上形成栅氧化层(未标示)，栅氧化层覆盖沟道区20c的鳍部20的顶部和侧壁，所述栅氧化层包括位于第一器件区10i的第一栅氧化层31、以及位于第二器件区10c的第二栅氧化层32。
18.由于第一器件的工作电压大于第二器件的工作电压，则通常，第一器件区10i的第一栅氧化层31的厚度大于第二器件区10c的第二栅氧化层32的厚度。
19.参考图5，形成所述栅氧化层后，在所述栅极开口15中形成横跨所述沟道区20c的鳍部20的栅极结构50，所述栅极结构50包括覆盖所述栅氧化层的高k介质层51、以及位于所
述高k介质层51上的栅电极层52。
20.随着半导体器件密度和集成度的提高，相邻鳍部20之间的间距不断缩小，也就是说，相邻鳍部20之间的深宽比不断增大，则所述栅极结构50在相邻鳍部20之间的填充性越来越差，尤其对于第一器件区10i来说，所述第一栅氧化层31通常较厚，形成所述栅氧化层后，进一步减小了第一器件区10i相邻鳍部20之间的间距，也就是说，进一步增大了第一器件区10i相邻鳍部20之间的深宽比，从而进一步增大了所述栅极结构50在所述第一器件区10i相邻鳍部20之间填充的困难，同时，也增大了所述栅极结构50因填充性较差而产生空洞缺陷的概率，影响所述半导体结构的工作性能。
21.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上形成有凸立于所述衬底的初始鳍部、以及位于所述衬底上且覆盖所述初始鳍部的部分侧壁的隔离层，所述衬底包括用于形成第一器件的第一器件区，沿所述初始鳍部的延伸方向，所述初始鳍部包括沟道区；在所述第一器件区中，去除所述沟道区中露出于所述隔离层的部分高度的初始鳍部，保留剩余初始鳍部作为第一鳍部；形成第一栅氧化层，所述第一栅氧化层覆盖所述沟道区的第一鳍部的顶部和侧壁；形成所述第一栅氧化层后，在所述隔离层上形成横跨所述沟道区的第一鳍部的栅极结构，所述栅极结构包括覆盖所述第一栅氧化层的高k介质层、以及位于所述高k介质层上的栅电极层。
22.本发明实施例提供的半导体结构的形成方法中，在半导体结构愈加紧凑的趋势下，在所述第一器件区中，去除所述沟道区中露出于所述隔离层的部分高度的初始鳍部，保留剩余初始鳍部作为第一鳍部，减小了沟道区中相邻第一鳍部之间间隙的深宽比，有利于所述栅极结构的形成，提高所述栅极结构在沟道区中相邻第一鳍部之间的填充性，同时，减小形成所述栅极结构时，由于在沟道区中相邻第一鳍部之间填充深度过大而产生空洞缺陷(void defect)的概率，而且，所述沟道区中的第一鳍部的顶部较低，有利于根据器件性能需求，形成厚度较大的第一栅氧化层，从而增加所述第一器件的耐高压性能，综上所述皆有利于提高所述半导体结构的工作性能。
23.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
24.参考图6至图9，是本发明半导体结构一实施例的结构示意图。其中，图6是俯视图，图7是图6基于aa方向的剖视图，图8是图6基于bb方向的剖视图，图9是图6基于cc方向的剖视图。
25.所述半导体结构包括：衬底101，包括用于形成第一器件的第一器件区101i；鳍部(未标示)，凸立于所述衬底101，所述鳍部包括位于所述第一器件区101i的第一鳍部211，沿所述鳍部的延伸方向，所述鳍部包括沟道区201c(如图11所示)，；隔离层121，位于所述衬底101上，并覆盖所述鳍部的部分侧壁，所述隔离层121的顶部低于所述沟道区201c的所述鳍部顶部，所述第一鳍部211高于所述隔离层121的部分作为第一有效鳍部231；第一栅氧化层311，覆盖所述沟道区201c的第一有效鳍部231的顶部和侧壁；栅极结构501，位于所述衬底101上且横跨所述第一鳍部211，所述栅极结构501包括覆盖所述第一栅氧化层311的高k介质层511、以及位于所述高k介质层511上的栅电极层521；源漏掺杂层161，位于所述栅极结构501两侧的鳍部中，在所述第一器件区101i中，所述源漏掺杂层161的顶部高于所述沟道区201c的第一鳍部211的顶部。
26.所述衬底101为所述半导体结构的形成工艺提供工艺操作基础。其中，半导体结构包括鳍式场效应晶体管。
27.本实施例中，所述衬底101的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
28.本实施例中，衬底101包括用于形成第一器件的第一器件区101i和用于形成第二器件的第二器件区101c，第一器件的工作电压大于第二器件的工作电压。
29.本实施例中，所述第一器件为输入输出(io)器件，所述第二器件为核心(core)器件。核心器件用于实现集成电路主要的功能，输入输出器件用于为核心器件提供相应的输入信号或者将核心器件的相应信号输出，输入输出器件的工作电压高于所述核心器件的工作电压。例如，核心器件的工作电压为0.4v至1.2v，输入输出器件的工作电压为1.0v至3.5v。
30.需要说明的是，所述第一器件区101i和第二器件区101c可以相邻，也可以不相邻。
31.本实施例中，以半导体结构为鳍式场效应晶体管为例，所述半导体结构包括凸立于所述衬底101的鳍部，所述鳍部用于提供鳍式场效应晶体管的沟道。
32.本实施例中，鳍部与所述衬底101为一体结构。在其他实施例中，鳍部也可以是外延生长于衬底的半导体层，从而达到精确控制所述鳍部高度的目的。
33.本实施例中，所述鳍部包括位于所述第一器件区101i的第一鳍部211、以及位于所述第二器件区101c的第二鳍部221，所述第一鳍部211用于提供第一器件的沟道，所述第二鳍部221用于提供第二器件的沟道。
34.参考图6，沿所述鳍部的延伸方向(如图6中x方向所示)，所述鳍部包括沟道区201c。所述沟道区201c的鳍部用于作为晶体管的沟道。
35.本实施例中，在所述沟道区201c中，所述第一鳍部211的顶部低于所述第二鳍部221的顶部。
36.所述第一器件的工作电压大于所述第二器件的工作电压，则所述沟道区201c中的第一鳍部211的顶部较低，这减小了沟道区201c中相邻第一鳍部211之间间隙的深宽比，有利于形成厚度较大的第一栅氧化层311，从而增加所述第一器件的耐高压性能，进而皆有利于提高所述半导体结构的工作性能。
37.本实施例中，所述第一鳍部211的材料包括硅、锗、锗化硅或
ⅲ‑ⅴ
族半导体材料；所述第二鳍部221的材料包括硅、锗、锗化硅或
ⅲ‑ⅴ
族半导体材料。
38.具体地，所述第一鳍部211的材料根据第一器件的性能而定，所述第二鳍部221的材料根据第二器件的性能而定。
39.本实施例中，所述鳍部的材料与所述衬底101的材料相同，所述第一鳍部211的材料为硅，所述第二鳍部221的材料也为硅。
40.隔离层121作为浅沟槽隔离结构(sti)，用于对相邻晶体管起到隔离作用。
41.隔离层121的材料为绝缘材料。本实施例中，隔离层121的材料为氧化硅。
42.本实施例中，所述隔离层121覆盖所述鳍部的部分侧壁，且所述隔离层121的顶部低于所述沟道区201c的所述鳍部顶部，从而使得沟道区201c的部分高度的鳍部能够作为晶
体管的沟道。
43.具体地，所述第一鳍部211高于所述隔离层121的部分作为第一有效鳍部231，所述第二鳍部221高于所述隔离层121的部分作为第二有效鳍部241，从而使得晶体管仅采用第一有效鳍部231和第二有效鳍部241作为沟道。
44.在所述沟道区201c中，所述第一鳍部211的顶部低于所述第二鳍部221的顶部，则所述第一有效鳍部231的顶部低于所述第二有效鳍部241的顶部。
45.本实施例中，在沟道区201c中，第一有效鳍部231的高度d1占第二有效鳍部241的高度d2的比例不宜过大，也不宜过小。如果第一有效鳍部231的高度d1占第二有效鳍部241的高度d2的比例过大，则第一有效鳍部231的高度d1过大，从而难以降低第一器件区101i中相邻第一有效鳍部231之间间隙的宽深比，导致难以形成厚度较大的第一栅氧化层311，从而难以增加第一器件的耐高压性能，同时，在形成栅极结构501时，由于沟道区201c中相邻第一有效鳍部231之间填充深度过大而容易产生空洞缺陷，影响了栅极结构501的填充性，从而影响半导体结构的工作性能；如果第一有效鳍部231的高度d1占第二有效鳍部241的高度d2的比例过小，则第一有效鳍部231的高度d1过小，导致难以具有足够高度的第一有效鳍部231作为第一器件的沟道，从而影响半导体结构的性能。因此，本实施例中，在所述沟道区201c中，所述第一有效鳍部231的高度d1为第二有效鳍部241的高度d2的5％至95％。例如，所述第一有效鳍部231的高度d1为第二有效鳍部241的高度d2的30％、50％或70％。
46.所述第一栅氧化层311用于隔离所述栅极结构501和第一有效鳍部231，所述第二栅氧化层321用于隔离所述栅极结构501和第二有效鳍部241。
47.本实施例中，第一器件的工作电压大于所述第二器件的工作电压，则第二栅氧化层321的厚度小于第一栅氧化层311的厚度。第一栅氧化层311的厚度较大，则提高了在所述第一器件区101i中，所述栅极结构501和第一有效鳍部231之间的耐击穿性能，从而使得所述第一器件能够在电压较高的情况下工作。
48.所述第一栅氧化层311和第二栅氧化层321需要较好的隔绝性能，则本实施例中，所述第一栅氧化层311的材料包括sio2和la2o3中的一种或两种；所述第二栅氧化层321的材料包括sio2和la2o3中的一种或两种。
49.所述栅极结构501用于控制所述晶体管的沟道的开启和关断。本实施例中，所述栅极结构501为金属栅极结构。
50.所述高k介质层511用于隔离所述栅电极层521与第一有效鳍部231、以及第二有效鳍部241，并且降低所述半导体结构的漏电概率。
51.本实施例中，所述高k介质层511的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k介质层511的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或多种。
52.本实施例中，所述栅电极层521的材料包括tin、tan、ta、ti、tial、w、al、tisin和tialc中的一种或多种。所述栅电极层521包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。其中，所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。
53.在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
54.本实施例中，半导体结构还包括：侧墙141，覆盖栅极结构501的侧壁。
55.所述侧墙141用于保护栅极结构501的侧壁。所述侧墙141可以为单层结构或叠层结构，所述侧墙141的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙141为单层结构，所述侧墙141的材料为氮化硅。
56.本实施例中，所述半导体结构还包括：层间介质层131，位于隔离层121上，层间介质层131覆盖所述侧墙141的侧壁，并露出栅极结构501的顶部。
57.所述层间介质层131用于相邻器件之间起到隔离作用，所述层间介质层131还用于为形成栅极结构501提供工艺基础。
58.所述层间介质层131的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
59.在所述半导体结构的形成过程中，在所述栅极结构501两侧的第一鳍部211中形成第一源漏掺杂层161之后，形成层间介质层131，所述层间介质层131覆盖所述源漏掺杂层161，并露出所述沟道区201c的第一鳍部211；去除所述层间介质层131露出的所述沟道区201c中部分高度的所述第一鳍部211。因此，所述源漏掺杂层161的顶部高于所述沟道区201c的第一鳍部211的顶部。
60.在半导体结构愈加紧凑的趋势下，在所述第一器件区101i中，所述源漏掺杂层161的顶部高于所述沟道区201c的第一鳍部211的顶部，也就是说，沟道区201c的第一鳍部211的高度减小了，这减小了沟道区201c中相邻第一鳍部211之间间隙的深宽比，有利于栅极结构501的形成，提高栅极结构501在沟道区201c中相邻第一鳍部211之间的填充性，同时，减小形成栅极结构501时，由于沟道区201c中相邻第一鳍部211之间填充深度过大而产生空洞缺陷的概率，而且，所述沟道区201c中的第一鳍部211的顶部较低，有利于形成厚度较大的第一栅氧化层311，从而增加所述第一器件的耐高压性能，综上所述皆有利于提高所述半导体结构的工作性能。
61.所述源漏掺杂层161用于作为所形成鳍式场效应晶体管的源区或漏区。具体地，所述源漏掺杂层161的掺杂类型与相对应的晶体管的沟道导电类型相同，对于nmos晶体管，所述源漏掺杂层161内的掺杂离子为n型离子，所述n型离子包括p离子、as离子或sb离子；对于pmos晶体管，所述源漏掺杂层161内的掺杂离子为p型离子，所述p型离子包括b离子、ga离子或in离子。
62.图10至图22是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
63.结合参考图10至图12，图10是俯视图，图11是图10基于aa方向的剖视图，图12是图10基于bb方向的剖视图，提供衬底100，衬底100上形成有凸立于衬底100的初始鳍部200、以及位于衬底100上且覆盖初始鳍部200的部分侧壁的隔离层120，衬底100包括用于形成第一器件的第一器件区100i，沿初始鳍部200的延伸方向，初始鳍部包括沟道区200c(如图10所示)。
64.所述衬底100为所述半导体结构的形成工艺提供工艺操作基础。其中，半导体结构包括鳍式场效应晶体管。
65.本实施例中，所述衬底100的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底
或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
66.本实施例中，所述衬底100包括用于形成第一器件的第一器件区100i，还包括用于形成第二器件的第二器件区100c，所述第一器件的工作电压大于所述第二器件的工作电压。
67.本实施例中，所述第一器件为输入输出(io)器件，所述第二器件为核心(core)器件。核心器件用于实现集成电路主要的功能，输入输出器件用于为核心器件提供相应的输入信号或者将核心器件的相应信号输出，输入输出器件的工作电压高于所述核心器件的工作电压。例如，核心器件的工作电压为0.4v至1.2v，输入输出器件的工作电压为1.0v至3.5v。
68.需要说明的是，所述第一器件区100i和第二器件区100c可以相邻，也可以不相邻。
69.本实施例中，以所述半导体结构为鳍式场效应晶体管为例，衬底100上形成有凸立于所述衬底100的初始鳍部200，所述初始鳍部200用于提供鳍式场效应晶体管的沟道。
70.本实施例中，所述初始鳍部200与所述衬底100为一体结构。在其他实施例中，所述初始鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述初始鳍部高度的目的。
71.参考图10，沿初始鳍部200的延伸方向(如图10中x方向所示)，初始鳍部200包括沟道区200c。沟道区200c的初始鳍部200用于作为晶体管的沟道。
72.本实施例中，初始鳍部200的材料包括硅、锗、锗化硅或
ⅲ‑ⅴ
族半导体材料。本实施例中，初始鳍部200的材料与所述衬底100的材料相同，初始鳍部200的材料为硅。
73.本实施例中，所述第二器件区100c的衬底100上的初始鳍部200作为第二鳍部220，所述第二鳍部220用于提供第二器件的沟道。
74.本实施例中，所述第二鳍部220的材料为硅。
75.所述隔离层120作为浅沟槽隔离结构，用于对相邻晶体管起到隔离作用。
76.隔离层120的材料为绝缘材料。本实施例中，隔离层120的材料为氧化硅。
77.本实施例中，所述隔离层120覆盖所述初始鳍部200的部分侧壁，且所述隔离层120的顶部低于所述沟道区200c的所述初始鳍部200顶部，从而使得所述初始鳍部200高于所述隔离层120的部分用于提供沟道。
78.本实施例中，所述初始鳍部露出所述隔离层的高度为第一高度d2。
79.本实施例中，所述提供衬底100的步骤中，露出于所述隔离层120的初始鳍部200的顶部和侧壁还形成有伪栅氧化层300。
80.作为一种示例，所述伪栅氧化层300的材料为氧化硅。
81.本实施例中，隔离层120上形成有层间介质层130，层间介质层130中形成有栅极开口150，栅极开口150横跨初始鳍部200，并露出沟道区200c的初始鳍部200的顶部和侧壁，栅极开口150两侧的初始鳍部200中形成有源漏掺杂层160。
82.所述层间介质层130用于相邻器件之间起到隔离作用，所述层间介质层130还用于为形成栅极开口150提供工艺基础。
83.所述层间介质层130的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
84.所述栅极开口150用于为后续形成栅极结构提供空间位置。
85.所述源漏掺杂层160用于作为所形成鳍式场效应晶体管的源区或漏区。具体地，所述源漏掺杂层160的掺杂类型与相对应的晶体管的沟道导电类型相同，对于nmos晶体管，所述源漏掺杂层160内的掺杂离子为n型离子，所述n型离子包括p离子、as离子或sb离子；对于pmos晶体管，所述源漏掺杂层160内的掺杂离子为p型离子，所述p型离子包括b离子、ga离子或in离子。
86.本实施例中，所述栅极开口150的侧壁还形成有侧墙140，所述层间介质层130覆盖所述侧墙140的侧壁。
87.所述侧墙140用于保护后续形成的栅极结构的侧壁。所述侧墙140可以为单层结构或叠层结构，所述侧墙140的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙140为单层结构，所述侧墙140的材料为氮化硅。
88.本实施例中，在形成所述层间介质层130之前，还包括：在所述隔离层120上形成伪栅层(未标示)，所述伪栅层横跨所述初始鳍部200，并覆盖所述沟道区200c的初始鳍部200的顶部和侧壁。
89.所述伪栅层用于为后续形成栅极结构占据空间位置。
90.本实施例中，伪栅层覆盖伪栅氧化层300，侧墙140覆盖伪栅层的侧壁。
91.作为一种示例，所述伪栅层的材料为多晶硅。
92.本实施例中，在伪栅层两侧的初始鳍部200中形成源漏掺杂层160，在形成源漏掺杂层160后，在所述伪栅层侧部的衬底100上形成所述层间介质层130，所述层间介质层130露出所述伪栅层的顶部，为后续去除伪栅层做准备。
93.本实施例中，形成所述栅极开口150的步骤包括：去除所述伪栅层。
94.结合参考图13和图14，图13和图14是基于图11的剖视图，在所述第一器件区100i中，去除所述沟道区200c中露出于所述隔离层120的部分高度的初始鳍部200，保留剩余初始鳍部200作为第一鳍部210。
95.在半导体结构愈加紧凑的趋势下，在所述第一器件区100i中，去除所述沟道区200c中露出于所述隔离层120的部分高度的初始鳍部200，保留剩余初始鳍部200作为第一鳍部210，减小了沟道区200c中相邻第一鳍部210之间间隙的深宽比，有利于所述栅极结构的形成，提高所述栅极结构在沟道区200c中相邻第一鳍部210之间的填充性，同时，减小形成所述栅极结构时，由于在沟道区200c中相邻第一鳍部210之间填充深度过大而产生空洞缺陷的概率，而且，所述沟道区200c中的第一鳍部210的顶部较低，有利于根据器件性能需求，形成厚度较大的第一栅氧化层，从而增加所述第一器件的耐高压性能，综上所述皆有利于提高所述半导体结构的工作性能。
96.所述第一鳍部210用于提供第一器件的沟道。
97.本实施例中，所述第一鳍部210的材料为硅。
98.本实施例中，在所述第一器件区100i中，去除所述沟道区200c中露出于所述隔离层120的部分高度的初始鳍部200的步骤中，采用干法刻蚀工艺去除所述沟道区200c中露出于所述隔离层120的部分高度的初始鳍部200。
99.所述干法刻蚀工艺具有各向异性刻蚀的特性，更具刻蚀方向性，有利于提高所述
第一鳍部210的形成质量和尺寸精度，而且，所述干法刻蚀工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较为精准的图形传递。
100.本实施例中，所述沟道区200c剩余初始鳍部200露出所述隔离层120的高度为第二高度d1，所述第二高度d1占所述第一高度d2的比例不宜过大，也不宜过小。如果所述第二高度d1占所述第一高度d2的比例过大，则第一鳍部210的高度d1过大，从而难以降低第一器件区100i中相邻第一鳍部210之间间隙的宽深比，导致后续难以形成厚度较大的第一栅氧化层，从而难以增加第一器件的耐高压性能，同时，后续形成栅极结构时，由于沟道区200c中相邻第一鳍部210之间填充深度过大而容易产生空洞缺陷，影响了栅极结构的填充性，从而影响所述半导体结构的工作性能；如果第二高度d1占所述第一高度d2的比例过小，则所述第一鳍部210的高度d1过小，导致难以具有足够高度的所述第一鳍部210作为第一器件的沟道，从而影响所述半导体结构的性能。因此，在所述第一器件区100i中，去除所述沟道区200c中露出于所述隔离层120的部分高度的初始鳍部200的步骤中，所述沟道区200c剩余所述初始鳍部200露出所述隔离层120的高度为第二高度d1，所述第二高度d1占所述第一高度d2的比例为5％至95％。例如，所述第二高度d1为第一高度d2的30％、50％或70％。
101.具体地，参考图13，在第一器件区100i中，去除沟道区200c中露出于隔离层120的部分高度的初始鳍部200的步骤包括：形成覆盖第二鳍部220的第一掩膜层410，在第一器件区100i中，第一掩膜层410露出沟道区200c的初始鳍部200。
102.在所述第一器件区100i中，所述第一掩膜层410露出所述沟道区200c的初始鳍部200，为去除部分高度的初始鳍部200做准备，同时，所述第一掩膜层410还用于保护位于所述第二器件区100c的第二鳍部220。
103.本实施例中，所述第一掩膜层410为叠层结构，所述第一掩膜层410包括平坦化层(未标示)以及位于所述平坦化层上的光刻胶层(未标示)。
104.本实施例中，所述平坦化层的材料为旋涂碳(spin on carbon，soc)材料。旋涂碳通过旋涂工艺所形成，工艺成本较低；而且，通过采用旋涂碳，有利于提高所述平坦化层的顶面平整度。
105.本实施例中，形成所述第一掩膜层410的步骤中，所述第一掩膜层410覆盖位于所述第二鳍部220上的伪栅氧化层300。
106.参考图14，形成第一掩膜层410后，去除第一掩膜层410露出的部分高度的沟道区200c的初始鳍部200之前，还包括：去除第一掩膜层410露出的伪栅氧化层300。
107.去除所述第一掩膜层410露出的所述伪栅氧化层300，露出所述第一鳍部210的表面，为后续形成第一栅氧化层做准备。
108.继续参考图14，在第一器件区100i中，去除第一掩膜层410露出的部分高度的沟道区200c的初始鳍部200，保留剩余初始鳍部200作为第一鳍部210。
109.去除第一掩膜层410露出的部分高度的沟道区200c的初始鳍部200，减小去除第一器件区100i中部分高度的初始鳍部200的过程中，对第二鳍部220的损伤。
110.具体地，沿第一器件区100i的栅极开口150，去除部分高度的所述沟道区200c的初始鳍部200。
111.参考图15，图15是基于图14的剖视图，形成所述第一鳍部210之后，去除所述第一掩膜层410，为后续形成第二栅氧化层做准备。
112.具体地，去除第一器件区100i的栅极开口150中的伪栅氧化层300。
113.继续参考图15，形成第一栅氧化层310，所述第一栅氧化层310覆盖所述沟道区200c的第一鳍部210的顶部和侧壁。
114.所述第一栅氧化层310用于隔离后续形成的栅极结构和第一鳍部210。
115.本实施例中，采用氧化工艺形成第一栅氧化层310，从而使得所述第一栅氧化层310仅形成于所述第一鳍部210露出于所述隔离层120的顶部和侧壁。
116.所述第一栅氧化层310需要较好的隔绝性能，则本实施例中，所述第一栅氧化层310的材料包括sio2和la2o3中的一种或两种。
117.需要说明的是，第二鳍部220的顶部和侧壁形成有伪栅氧化层300，形成第一栅氧化层310的过程中，伪栅氧化层300保护了第二鳍部220的顶部和侧壁，使得第一栅氧化层310有选择性地形成在沟道区200c的第一鳍部210的顶部和侧壁。
118.结合参考图16和图17，图16和图17是基于图5的剖视图，形成所述第一栅氧化层310后，后续形成第二栅氧化层之前，还包括：形成覆盖所述第一栅氧化层310的第二掩膜层420，在所述第二器件区200c中，所述第二掩膜层420露出位于所述沟道区的伪栅氧化层300。
119.所述第二掩膜层420露出位于所述沟道区的伪栅氧化层300，为后续去除所述第二器件区100c的伪栅氧化层300做准备，同时，所述第二掩膜层420还保护位于所述第一器件区100i的第一栅氧化层310。
120.本实施例中，所述第二掩膜层420为叠层结构，所述第二掩膜层420包括平坦化层(未标示)以及位于所述平坦化层上的光刻胶层(未标示)。
121.本实施例中，所述平坦化层的材料为旋涂碳(spin on carbon，soc)材料。旋涂碳通过旋涂工艺所形成，工艺成本较低；而且，通过采用旋涂碳，有利于提高所述平坦化层的顶面平整度。
122.参考图17，去除所述第二掩膜层420露出的伪栅氧化层300。
123.去除所述第二掩膜层420露出的所述伪栅氧化层300，露出所述第二鳍部220的表面，为后续形成第二栅氧化层做准备。参考图18，图18是基于图17的剖视图，去除所述第二掩膜层420露出的伪栅氧化层300后，去除所述第二掩膜层420，为后续形成栅极结构做准备。
124.继续参考图18，后续形成栅极结构之前，还包括：形成第二栅氧化层320，所述第二栅氧化层320覆盖所述沟道区200c的第二鳍部220的顶部和侧壁，所述第二栅氧化层320的厚度小于所述第一栅氧化层310的厚度。
125.所述第二栅氧化层320用于隔离后续形成的栅极结构和第二鳍部220。
126.本实施例中，采用氧化工艺形成第二栅氧化层320，从而使得所述第二栅氧化层320仅形成于所述第二鳍部220露出于所述隔离层120的顶部和侧壁。
127.本实施例中，所述第一器件的工作电压大于所述第二器件的工作电压，则所述第二栅氧化层320的厚度小于所述第一栅氧化层310的厚度。第一栅氧化层310的厚度较大，则提高了在所述第一器件区100i中，栅极结构和第一鳍部210之间的耐击穿性能，从而使得所述第一器件能够在电压较高的情况下工作。
128.所述第二栅氧化层320需要较好的隔绝性能，则本实施例中，所述第二栅氧化层
320的材料包括sio2和la2o3中的一种或两种。
129.需要说明的是，所述第一鳍部210的顶部和侧壁形成有第一栅氧化层310，形成所述第二栅氧化层320的过程中，所述第一栅氧化层310保护了所述第一鳍部210的顶部和侧壁，使得第二栅氧化层320有选择性地形成在沟道区200c的第二鳍部220的顶部和侧壁。
130.结合参考图19至图22，图19是基于图18的剖视图，图20是栅极结构和鳍部的俯视图，图21是图20基于bb方向的剖视图，图22是图20基于cc方向的剖视图，形成第一栅氧化层310后，在隔离层120上形成横跨沟道区200c的第一鳍部210的栅极结构500，所述栅极结构500包括覆盖所述第一栅氧化层310的高k介质层510、以及位于所述高k介质层510上的栅电极层520。
131.本实施例中，形成所述栅极结构500的步骤中，所述高k介质层510还覆盖所述第二栅氧化层320。
132.本实施例中，在所述栅极开口150中形成所述栅极结构500。
133.所述栅极结构500用于控制所述晶体管的沟道的开启和关断。本实施例中，所述栅极结构500为金属栅极结构。
134.所述高k介质层510用于隔离所述栅电极层520与第一鳍部210、以及第二鳍部220，并且降低所述半导体结构的漏电概率。
135.本实施例中，所述高k介质层510的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k介质层510的材料包括hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3中的一种或多种。
136.本实施例中，所述栅电极层520的材料包括tin、tan、ta、ti、tial、w、al、tisin和tialc中的一种或多种。所述栅电极层520包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。其中，所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。
137.在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
138.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。