形成半导体结构的方法与流程

1.本揭示内容的一些实施方式中涉及形成半导体结构的方法。具体来说，本揭示内容的一些实施方式中是具硬罩的半导体结构的形成方法。


背景技术：

2.现有技术要在半导体基板内形成沟槽，通常都是先在基板上的硬罩形成遮罩图案，以定义沟槽的位置。然后，根据遮罩图案，在硬罩上蚀刻出沟槽；接着，再以硬罩作为保护层，进一步蚀刻不被硬罩所覆盖的基板材料，在基板上形成沟槽。
3.然而，在硬罩上蚀刻出沟槽后，需要移除遮罩图案。一般而言移除遮罩图案，容易侵蚀到底部含氧化物的硬罩层，造成硬罩层呈现内凹现象，因而加大了硬罩层柱状结构间距的关键尺寸，甚至硬罩层无法承重而断裂，降低成品合格率。
4.因此需要提供一种形成半导体结构的方法，可避免移除遮罩图案时，底部含氧化物的硬罩层被侵蚀的方法。


技术实现要素：

5.本揭示内容中的一些实施方式提供形成半导体结构的方法，包含：提供基板；形成第一硬罩层于基板上，其中第一硬罩层包含氧化物；形成第二硬罩层于第一硬罩层上；形成复数遮罩图案于第二硬罩层上，其中遮罩图案由复数沟槽分隔，沟槽暴露出第二硬罩层，并沿特定方向具有第一深度，其中此方向垂直于基板中与第一硬罩层接触的上表面；去除未被遮罩图案覆盖的第一硬罩层以及未被遮罩图案覆盖的第二硬罩层，使得沟槽暴露出第二硬罩层的复数侧壁、第一硬罩层的复数侧壁以及基板的上表面，并且沟槽由第一深度加深为第二深度；形成阻挡层于沟槽中，并且阻挡层连接相邻的第二硬罩层的侧壁；使用蚀刻剂移除遮罩图案，其中阻挡层阻隔蚀刻剂接触第一硬罩层；以及执行清洗工艺，移除阻挡层。
6.在一些实施方式中，形成阻挡层于沟槽中的步骤中，包含阻挡层仅连接相邻的第二硬罩层的侧壁，而并未朝此特定方向延伸填满沟槽。
7.在一些实施方式中，形成阻挡层于沟槽中的步骤中，包含形成阻挡层朝此特定方向延伸填满沟槽，使得阻挡层连接相邻的第一硬罩层的侧壁并与基板的上表面接触。
8.在一些实施方式中，阻挡层的顶表面与第二硬罩层的顶表面在水平方向上齐平。
9.在一些实施方式中，阻挡层的顶表面在水平方向上低于第二硬罩层的顶表面。
10.在一些实施方式中，第一硬罩层以及第二硬罩层包含不同材料。
11.在一些实施方式中，若蚀刻剂接触第二硬罩层，蚀刻剂不会蚀刻第二硬罩层。
12.在一些实施方式中，第一硬罩层包含硅氧化物，以及第二硬罩层包含氮化硅。
13.在一些实施方式中，使用蚀刻剂移除遮罩图案为干式蚀刻工艺，并且蚀刻剂包含四氟化碳、二氟化碳、氧气或其组合。
14.在一些实施方式中，阻挡层为碳或是含碳物质，以及清洗工艺为灰化处理。
15.应当理解，前述的一般性描述和下文的详细描述都是示例，并且旨在提供对所要
求保护的本揭示内容的进一步解释。
附图说明
16.通过阅读以下参考附图对实施方式的详细描述，可以更完整地理解本揭示内容。
17.图1示例性地描述本揭示内容的一些实施方式中形成半导体结构的方法；
18.图2至图9示例性地描述本揭示内容的一些实施方式中形成半导体结构的方法，在各步骤的剖面示意图，其中图8a至图8c分别对应移除图7a至图7c中的遮罩图案的剖面示意图；以及
19.图10示例性地描述本揭示内容的一些实施方式中所获得的半导体结构的俯视图。
具体实施方式
20.可以理解的是，下述内容提供的不同实施方式或实施例可实施本揭露的目标不同特征。特定构件与排列的实施例用以简化本揭露而非局限本揭露。当然，这些仅是实施例，并且不旨在限制。举例来说，以下所述的第一特征形成于第二特征上的叙述包含两者直接接触，或两者之间隔有其他额外特征而非直接接触。此外，本揭露在复数个实施例中可重复参考数字及/或符号。这样的重复是为了简化和清楚，而并不代表所讨论的各实施例及/或配置之间的关系。
21.本说明书中所用的术语一般在本领域以及所使用的上下文中具有通常性的意义。本说明书中所使用的实施例，包括本文中所讨论的任何术语的例子仅是说明性的，而不限制本揭示内容或任何示例性术语的范围和意义。同样地，本揭示内容不限于本说明书中所提供的一些实施方式。
22.将理解的是，尽管本文可以使用术语第一、第二等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语用于区分一个元件和另一个元件。举例来说，在不脱离本实施方式的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
23.于本文中，术语“和/或”包含一个或复数个相关联的所列项目的任何和所有组合。
24.于本文中，术语“包含”、“包括”、“具有”等应理解为开放式，即，意指包括但不限于。
25.图1示例性地描述根据本揭示内容的一些实施方式中的形成半导体结构的方法100。请见图1，包含步骤s110至步骤s180，分别为：步骤s110，提供基板；步骤s120，形成第一硬罩层于基板上；步骤s130，形成第二硬罩层于第一硬罩层上；步骤s140，形成复数遮罩图案于第二硬罩层上；步骤s150，去除未被遮罩图案覆盖的第一硬罩层以及未被遮罩图案覆盖的第二硬罩层；步骤s160，形成阻挡层于沟槽中，并且阻挡层连接相邻的第二硬罩层的侧壁；步骤s170，使用蚀刻剂移除遮罩图案；以及步骤s180，执行清洗工艺，移除阻挡层。
26.为利于说明图中1的步骤s110至步骤s180，请同时参考图2至图10，示例性地描述本揭示内容的一些实施方式中形成半导体结构的方法100，在各阶段步骤的剖面示意图(图2至图9)以及所获得的半导体结构300的俯视图(图10)。
27.首先，请见图1的步骤s110以及图2，提供基板210。在一些实施方式中，基板210可以包含单晶硅，或泛指半导体基板或其一部分。在图2，基板210虽绘示为均匀同构型，但仅
为示意图，事实上基板210也可以包含不同材料，例如包含集成电路制造中有关的不同材料，包括但不限于，金属、阻障材料、扩散材料或绝缘材料等。举例而言，基板210可为硅基板、硅锗基板、绝缘层上硅基板、绝缘层上硅锗基板或于其他不同半导体工艺阶段的半成品基板，但不以此为限。
28.接着，请见图1的步骤s120以及图3，形成第一硬罩层220于基板210上。
29.在一些实施方式中，第一硬罩层220包含氧化物，例如二氧化硅、氮氧化硅或其组合，但不限于此。
30.请见图1的步骤s130以及图4，形成第二硬罩层230于第一硬罩层220上。
31.在一些实施方式中，第二硬罩层230包含与第一硬罩层220不同的材料，并且，若将第二硬罩层230暴露于对于氧化物具有高选择性的蚀刻剂中，第二硬罩层230不会被蚀刻。在一些实施方式中，第二硬罩层230包含氮化硅、碳氮化硅或其组合，但不限于此。
32.接着，请见图1的步骤s140以及图5，形成复数遮罩图案240于第二硬罩层230上。在一些实施方式中，形成复数遮罩图案240于第二硬罩层230上的步骤s140包含：形成光阻层于第二硬罩层230上；以及使用带有图案的光罩，对光阻层执行曝光显影处理，使得光罩上的图案转移至光阻层，形成遮罩图案240。在一实施方式中，可以依需求沿z轴方向，形成多重光阻层在第二硬罩层230上，接着图案化多重光阻层，形成多重遮罩图案240，其中z轴垂直于基板210中与第一硬罩层220接触的上表面212，x轴则是基板210的上表面212中，朝任一方向的坐标轴，此外，并将同时与z轴以及x轴垂直的坐标轴定义为y轴(图未示)。
33.在一些实施方式中，遮罩图案240由复数沟槽t分隔，沟槽t暴露出第二硬罩层230，并沿z轴方向具有第一深度d1。本领域中技术人员可依需求，形成适当的遮罩图案240的厚度(即遮罩图案240延z轴方向的厚度)与遮罩图案240之间的沟槽宽度(即沟槽t延x轴方向的宽度)。在一实施方式中，遮罩图案240为均匀分布在第二硬罩层230上的柱状体，例如圆柱体或是矩形柱状体。
34.接着，请见图1的步骤s150以及图6，使用遮罩图案240作为保护层，执行蚀刻处理，去除未被遮罩图案240覆盖的第一硬罩层220以及未被遮罩图案240覆盖的第二硬罩层230，使得沟槽t暴露出第二硬罩层230的侧壁232、第一硬罩层220的侧壁222以及基板210的上表面212，并且沟槽t由第一深度d1，沿着z轴方向，进一步加深为第二深度d2。在一些实施方式中，可选择对第一硬罩层220以及第二硬罩层230具有高选择性，对遮罩图案240则具有低或甚至不具选择性的一或多种蚀刻剂，蚀刻第一硬罩层220以及第二硬罩层230，加深沟槽t。
35.在另一些实施方式中，也可以使用不同材料的光阻层所组成的多重遮罩图案240，弹性搭配具有不同蚀刻选择性的多种蚀刻剂，优化去除第一硬罩层220以及第二硬罩层230的效果。举例而言，可以先使用第一蚀刻剂去除未被遮罩图案240覆盖的第二硬罩层230时，其中第一蚀刻剂可以移除上层遮罩图案240。然而，此种第一蚀刻剂对于下层遮罩图案240以及第一硬罩层220的蚀刻选择性较差或是不具蚀刻选择性，因此，下层遮罩图案240以及第一硬罩层220可被保留，借此，可定义出未被下层遮罩图案240覆盖的第一硬罩层220位置，接着，再使用其他的第二蚀刻剂，移除未被遮罩图案240覆盖的第一硬罩层220，使沟槽t深入第一硬罩层220之中。
36.接着，请见图的1步骤s160以及图7a至图7c，形成阻挡层250于沟槽t中，并且阻挡层250连接相邻的第二硬罩层230的侧壁232。
37.在一些实施方式中，阻挡层250为碳或是垫层(underlayer)材料，垫层材料包括但不限于含碳物质，例如有机高分子材料。
38.须说明的是，此处的阻挡层250是作为第一硬罩层220的保护层，目的在于阻隔第一硬罩层220与后续用于去除遮罩图案240的蚀刻剂(例如后续所述的第三蚀刻剂以及第四蚀刻剂)接触，以避免第一硬罩层220被蚀刻剂蚀刻。
39.因此，在一些实施方式中，请见图7a，阻挡层250可以为高粘性材料，或是同时包含高粘性添加物，仅连接相邻的第二硬罩层230的侧壁232，而并未朝z轴方向延伸填满沟槽t。在一些其他实施方式中，阻挡层250虽未延伸填满沟槽t，但除了连接相邻的第二硬罩层230的侧壁232外，还可以部分接触第一硬罩层230的侧壁232。
40.在另一些实施方式中，请见图7b以及图7c，阻挡层250也可以朝z轴方向延伸，填满沟槽t，使得阻挡层250连接相邻的第一硬罩层220的侧壁222并与基板210的上表面212接触。例如在图7b中，阻挡层250填满沟槽t，并且阻挡层250在x轴与y轴方向上，与第二硬罩层230共平面，即阻挡层250的顶表面252与第二硬罩层230的顶表面234齐平，或是例如在图7c中，阻挡层250虽填满沟槽t，但阻挡层250的顶表面252在x轴方向上低于第二硬罩层230的顶表面234，因此部分的第二硬罩层230的侧壁232仍维持暴露，并未接触阻挡层250。
41.接着，请见图1的步骤s170以及图8a至图8c，使用第三蚀刻剂移除遮罩图案，其中阻挡层250阻隔第三蚀刻剂接触第一硬罩层220。图8a至图8c分别对应使用第三蚀刻剂，移除图7a至图7c中的遮罩图案240的剖面示意图。
42.在一些实施方式中，第三蚀刻剂不会蚀刻阻挡层250，因此，即使遮罩图案被完全移除，阻挡层250也可物理性阻隔第三蚀刻剂以及第一硬罩层220。在一些实施方式中，若第三蚀刻剂接触第一硬罩层220，第三蚀刻剂会蚀刻第一硬罩层220，并且若第三蚀刻剂接触第二硬罩层230，第三蚀刻剂不会蚀刻第二硬罩层230。
43.在一些实施方式中，使用第三蚀刻剂移除遮罩图案为干式蚀刻工艺，例如第三蚀刻剂使用四氟化碳、二氟化碳、氧气或其组合，但不以此为限。
44.举例而言，第一硬罩层220为硅氧化物(例如包含二氧化硅)，第二硬罩层230为氮化硅，若在不具有阻挡层250时，使用四氟化碳气体作为第三蚀刻剂，移除遮罩图案240，则由于四氟化碳对于硅氧化物具有高选择性，对氮化硅则具极低选择性，因此位于下方的第一硬罩层220会被侵蚀而造成侧壁222内凹，加大第一硬罩层220柱状结构间距的关键尺寸，可能造成底部支持力不足，甚至第一硬罩层220断裂的不良现象。
45.在一些实施方式中，可依需求，弹性选用多种蚀刻剂以及其他化学性处理，针对遮罩图案执行多步骤移除，最适化遮罩图案的移除效果。考虑到部分种类的蚀刻剂会与残留在遮罩图案240的负氧化物作用，形成氧化物(图未显示)沉淀于遮罩图案的顶表面或是第二硬罩层230的顶表面234，为提升蚀刻效果，在一实施方式中，可先使用一种第三蚀刻剂先去除负氧化物与初步去除遮罩图案240(例如使用四氟化碳的干式气体蚀刻)，再使用其他第四蚀刻剂，进一步去除遮罩图案240以及移除在第二硬罩层230的顶表面234的残留物。借由第三蚀刻剂先去除负氧化物，可避免后续用于移除遮罩图案240的其他第四蚀刻剂，与负氧化物反应生成氧化物，沉淀于遮罩图案或是第二硬罩层230的顶表面234。
46.接着，请见图1的步骤s180、图9、以及图10，执行清洗工艺，移除阻挡层，获得第一硬罩层220不会被蚀刻剂(例如第三蚀刻剂以及第四蚀刻剂)侵蚀的半导体结构300，其中图
9为剖面示意图，图10为俯视图。
47.在一些实施方式中，若阻挡层为碳或是含碳物质(例如有机物)，清洗工艺可使用灰化处理，移除阻挡层。
48.须说明的是，在现有的去除遮罩图案的步骤之后，一般会接续灰化处理，以去除残留于表面的有机物。因此，若阻挡层使用碳或是含碳物质，则可直接接续既有的蚀刻后的灰化处理，去除阻挡层，而无须额外添加其他清洗剂去除阻挡层。
49.在另一些实施方式中，阻挡层也可依工艺需求，选择使用其他无法于灰化处理去除的非可灰化材料，然而，须注意的是，若是阻挡层选择非可灰化材料，则须额外使用其他清洗剂执行清洗工艺，移除阻挡层后，再执行灰化处理。并且，清洗剂须避免侵蚀基板210、第一硬罩层220、第二硬罩层230，以及避免残留于第二硬罩层230的顶表面234或是沟槽t中。
50.本揭示内容的一些实施方式提供形成半导体结构的方法，借由在使用第三蚀刻剂移除遮罩图案之前，设置阻挡层阻隔第三蚀刻剂以及第一硬罩层，可避免在移除遮罩图案的步骤中，第一硬罩层一并被移除，第一硬罩层内凹、第一硬罩层的柱状结构间距的关键尺寸提升，进而衍伸支持力不足甚至断裂，成品合格率下降等不良现象。
51.尽管本揭示内容已根据某些实施方式具体描述细节，其他实施方式也是可行的。因此，所附权利要求书的精神和范围不应限于本文所记载的实施方式。
52.【符号说明】
53.100:方法
54.210:基板
55.212:上表面
56.220:第一硬罩层
57.222:侧壁
58.230:第二硬罩层
59.232:侧壁
60.234:顶表面
61.240:遮罩图案
62.250:阻挡层
63.252:顶表面
64.300:半导体结构
65.s110、s120、s130、s140、s150、s160、s170、s180:步骤
66.d1:第一深度
67.d2:第二深度t:沟槽
68.x:x轴
69.y:y轴
70.z:z轴。