具有双应力衬垫结构的CMOS器件的制造方法与流程

具有双应力衬垫结构的cmos器件的制造方法
技术领域
1.本发明属于半导体器件领域，特别是涉及一种半导体器件的制作方法。


背景技术：

2.随着互补金属氧化物半导体器件（cmos）工艺尺寸按比例缩减至深亚微米尺寸，器件对于速度要求越来越高，因而利用应变硅来提高载流子迁移率的方式增加器件速度获得越来越多的广泛关注。然而，应变硅技术由于仍然面临成本昂贵以及制作工艺复杂的问题使其应用范围受到限制，而氮化硅致应变技术形成应变沟道成为cmos器件中实现增强应变的一种很有希望的替代方案。
3.通常，层间介质层（ild）中运用双应力衬垫（dsl）技术通过以下方式实现：分别将一层压应力氮化硅薄膜沉积于pmos器件上和一层拉应力薄膜沉积于nmos器件上，通过应力工程使载流子沿不同方向的有效质量呈现出高度各向异性，从而引起载流子迁移率改变。目前，使用双应力衬垫（dsl）技术的现有工艺中引入了干法刻蚀，等离子体（plasma）极有可能轰击进入到氮化硅薄膜或者器件栅氧化层（gate oxide）中，由此会造成器件的参数漂移引起器件失效的风险。此外，由于干法或者湿法刻蚀中精准控制终点的难度大，容易由刻蚀过度引起诸如间隔氧化物（spacer oxide）或者间隔氮化硅之类的间隔绝缘膜损耗，造成从物理结构上影响器件，增加后续的硅化反应过度反应引发的器件漏电的风险。
4.因此，提供一种具有双应力衬垫（dsl）结构的cmos器件的改进工艺以避免现有工艺中干法刻蚀或者湿法刻蚀步骤引起的器件失效风险，同时促进器件的载流子迁移率的进一步提升。


技术实现要素：

5.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有双应力衬垫结构的cmos器件的制造方法，常规采用的干法或者湿法刻蚀工艺，存在间隔绝缘膜损耗及对器件物理结构的负面影响而导致的器件失效、漏电的风险，而且现有器件仅在沟道方向上单向改变载流子迁移率致使器件速率提升受限。
6.为实现上述目的及其他相关目的，本发明提供一种具有双应力衬垫结构的cmos器件的制造方法，包括以下步骤：提供一晶圆，所述晶圆包括衬底和形成于所述衬底上的第一半导体器件、第二半导体器件以及浅沟槽，所述第一半导体器件包括第一栅极结构，所述第二半导体器件包括第二栅极结构，所述浅沟槽位于所述第一半导体器件与所述第二半导体器件的交界区；通过光刻胶剥离工艺于所述第一半导体器件上形成第一氮化硅衬层，包括：于所述晶圆的表面上形成第一光刻胶层，将所述第一光刻胶层图形化以至少显露出所述第一半导体器件和所述浅沟槽邻接所述第一半导体器件的侧壁；于所述晶圆的裸露表面以及图形化的第一光刻胶层上沉积第一氮化硅衬层；采用光刻胶剥离液使图形化的所述第一光刻胶层去除，同时选择性去除覆于所述
第二半导体器件之上的第一氮化硅衬层，留下的所述第一氮化硅衬层还延伸进入所述浅沟槽内；通过光刻胶剥离工艺于所述第二半导体器件上形成第二氮化硅衬层，包括：覆盖所述晶圆的裸露表面和留下的所述第一氮化硅衬层形成第二光刻胶层，将所述第二光刻胶层图形化以至少显露出所述第二半导体器件和所述浅沟槽邻接所述第二半导体器件的侧壁；于所述晶圆的裸露表面以及图形化的第二光刻胶层上沉积第二氮化硅衬层；采用光刻胶剥离液使图形化的所述第二光刻胶层去除，同时选择性去除覆于所述第一半导体器件之上的第二氮化硅衬层，留下的所述第二氮化硅衬层还延伸进入所述浅沟槽内；用间隔氧化物填充所述浅沟槽。
7.可选地，所述第一半导体器件为pmos器件，所述第二半导体器件为nmos器件，所述第一氮化硅衬层为压应力氮化硅层，所述第二氮化硅衬层为拉应力氮化硅层。
8.可选地，所述第一半导体器件为nmos器件，所述第二半导体器件为pmos器件，所述第一氮化硅衬层为拉应力氮化硅层，所述第二氮化硅衬层为压应力氮化硅层。
9.可选地，采用反相光刻法将所述第二光刻胶层图形化以使图形化的所述第二光刻胶层的边界与留下的所述第一氮化硅衬层的边界对齐；采用光刻胶剥离液使图形化的所述第二光刻胶层去除之后，留下的所述第一氮化硅衬层和所述第二氮化硅衬层分别形成为沿所述浅沟槽的侧壁延伸且接合于底部的中心位置。
10.可选地，采用负型光致抗蚀剂形成所述第一光刻胶层，图形化所述第一光刻胶层的步骤包括：对所述第一光刻胶层进行曝光以形成曝光区域和非曝光区域，所述第一光刻胶层的曝光区域形成为倒梯形；显影后第一光刻胶层的曝光区域保留而形成为图形化的所述第一光刻胶层。
11.可选地，采用负型光致抗蚀剂形成所述第二光刻胶层，图形化所述第二光刻胶层的步骤包括：对所述第二光刻胶层进行曝光以形成曝光区域和非曝光区域，所述第二光刻胶层的曝光区域形成为倒梯形；显影后所述第二光刻胶层的曝光区域保留而形成为图形化的所述第二光刻胶层。
12.可选地，所述制造方法还包括：于通过光刻胶剥离工艺于所述第一半导体器件上形成第一氮化硅衬层的步骤执行之前，于所述浅沟槽的侧壁和底部形成氧化物衬层。
13.可选地，采用高密度等离子体化学气相沉积工艺形成所述间隔氧化物以填充所述浅沟槽。
14.可选地，采用化学气相沉积工艺形成所述压应力氮化硅层和所述拉应力氮化硅层，其中所述压应力氮化硅层和所述拉应力氮化硅层分别具有80
å
~100
å
的厚度。
15.本发明还提供一种具有双应力衬垫结构的cmos器件，所述cmos器件根据前述的具有双应力衬垫结构的cmos器件的制造方法形成。
16.如上所述，本发明的具有双应力衬垫结构的cmos器件的制造工艺，具有以下有益效果：
本发明的cmos器件的制造方法中，使用光刻胶剥离方法替代干法刻蚀或者湿法刻蚀工艺，分别于pmos器件上形成一层压应力氮化硅层，于nmos器件上形成一层拉应力氮化硅层，避免由刻蚀过度导致的间隔绝缘膜损耗，抑制后续的硅化反应过度反应引发的器件漏电的风险；同时，所述压应力氮化硅层还形成于浅沟槽邻接pmos器件的侧壁，所述拉应力氮化硅层还形成于浅沟槽邻接nmos器件的侧壁，由此沿至少两个方向引入沟道应力以改变器件的载流子迁移率，从而可以进一步提升载流子迁移率，提高器件速度。
附图说明
17.图1a~图1d显示为具有双应力衬垫（dsl）的cmos器件的制作关键工艺的结构示意图。
18.图2a~图2j显示为本发明实施例中具有双应力衬垫结构的cmos器件的制造方法各步骤所得结构的示意图。
19.图3显示为图解本发明实施例中dsl结构对cmos器件中引入应力的示意图。
20.图4显示为图解本发明实施例的cmos中sti围绕单个半导体器件的俯视示意图。
21.元件标号说明：晶圆-100；pmos器件-1210；nmos器件-1220；浅沟槽-130；第一半导体器件-210；第二半导体器件-220；氧化物衬层-310；第一光刻胶层-410；图形化的第一光刻胶层-410r；第一氮化硅衬层-3201；压应力氮化硅层-1320c、320c；第二氮化硅衬层-3202；拉应力氮化硅层-1320t、320t；第二光刻胶层-420；图形化的第二光刻胶层-420r；间隔氧化物-330；浅沟槽隔离结构-1300、300；源区-510；漏区-520；栅极结构-530。
具体实施方式
22.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
23.如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
24.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
25.在本技术的上下文中，所描述的第一特征在第二特征
ꢀ“
之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
26.需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可
能更为复杂。
27.图1a~图1d示出了，使用双应力衬垫（dsl）技术的cmos器件的制作关键工艺的结构示意图，其工艺包括：于器件的表面沉积拉应力氮化硅层1320t；通过光刻工艺形成的掩膜，利用干法和/或湿法刻蚀去除pmos器件1210上表面的拉应力氮化硅层；然后，再覆盖一层压应力氮化硅层1320c，最后通过光刻工艺形成的掩膜，将nmos器件1220上表面的多余的压应力氮化硅层去除。上述工艺流程中，干法刻蚀或湿法刻蚀的过程中刻蚀过度易于造成包括浅沟槽隔离结构1300处间隔氧化物的间隔绝缘膜损耗；而且，干法刻蚀使用的等离子体很大可能轰击进入氮化硅薄膜或者器件栅氧化层（gate oxide）中，造成器件参数漂移和失效的风险。此外，上述工艺所得的器件仅在该器件的沟道方向上单向改变载流子迁移率，器件速率的提升受到一定限制性。
28.为了避免干法刻蚀或湿法刻蚀额外引入的器件失效风险，同时解决采用氮化硅应力致变技术的现有器件中仅在沟道方向上单向改变载流子迁移率致使器件速率提升水平有限，本发明提供一种具有双应力衬垫结构的cmos器件的制造方法，采用光刻胶剥离工艺选择性去除覆于pmos器件之上的拉应力氮化硅层和覆于nmos器件之上的压应力氮化硅层，同时于浅沟槽中嵌入具有本征压/拉应力的氮化硅层，避免现有工艺流程中干法或湿法刻蚀工艺的引入而影响或损伤器件的物理结构，从而大大降低后续硅化工艺过度反应可能产生的器件漏电风险，并且同时在至少两个方向上、尤其是沿与沟道长度的平行方向和垂直方向改变器件载流子迁移率来提高器件速度。
29.实施例1此后，参见图2a~图2j，本发明实施例提供一种具有双应力衬垫结构的cmos器件的制造方法，包括以下步骤：首先，参见图2a，进行步骤s100：提供一晶圆100，所述晶圆100包括衬底和形成于所述衬底上的第一半导体器件210、第二半导体器件220以及浅沟槽130，其中所述第一半导体器件210包括第一栅极结构，所述第二半导体器件220包括第二栅极结构，所述浅沟槽130位于所述第一半导体器件210与所述第二半导体器件220的交界区。
30.具体地，如图2a所示，衬底可以包括但不限于硅衬底、锗衬底、硅锗衬底、或者绝缘体衬底，例如绝缘体上硅(“soi”)衬底，包括但不限于蓝宝石上硅(“sos”)衬底或玻璃上硅(“sog”)衬底。本实施例中，所述衬底可以选用晶面为（100）的硅衬底。
31.在一示例中，所述第一半导体器件210可以为pmos器件，所述第二半导体器件220可以为nmos器件。在其他示例中，所述第一半导体器件210可以为nmos器件，所述第二半导体器件220可以为pmos器件。
32.作为示例，步骤s100包括：于形成所述第一氮化硅衬层3201和所述第二氮化硅衬层3202之前，于所述晶圆的表面形成氧化物衬层310，所述氧化物衬层310还形成于浅沟槽的侧壁和底部，以达成硅材料与氮化硅衬层之间的应力缓变。举例而言，所述氧化物衬层310可以二氧化硅层。可以通过化学气相沉积工艺形成所述氧化物衬层310，所述氧化物衬层310的厚度可以为90
å
~110
å
，例如是100
ꢀå
。
33.然后，参见图2b~图2e，进行步骤s110：通过光刻胶剥离工艺于所述第一半导体器件210上形成第一氮化硅衬层3201。
34.具体地，步骤s110包括：
s111，于所述晶圆100的表面上形成第一光刻胶层410，将所述第一光刻胶层410图形化以至少显露出所述第一半导体器件210和所述浅沟槽130邻接所述第一半导体器件的侧壁；s112，于所述晶圆100的裸露表面以及图形化的第一光刻胶层410r上沉积第一氮化硅衬层3201；s113，将图形化的第一光刻胶层410r去除，同时使沉积于图形化的第一光刻胶层上的第一氮化硅衬层脱落，由此选择性去除覆于所述第二半导体器件之上的第一氮化硅衬层3201。
35.步骤s111中，如图2b~图2c所示，于晶圆的表面通过旋转涂布、喷涂或其他常规方式涂覆用于剥离（lift-off）工艺的光致抗蚀剂，形成第一光刻胶层410；经光掩模对所述第一光刻胶层410进行曝光以形成曝光区域和非曝光区域；显影后，至少显露出所述第一半导体器件210和所述浅沟槽130邻接所述第一半导体器件210的侧壁。
36.作为示例，所述光致抗蚀剂为负型光致抗蚀剂，显影后第一光刻胶层的曝光区域保留而形成为图形化的第一光刻胶层410r，由于曝光区域上层的光化反应强于下层的光化反应，致使所述第一光刻胶层的曝光区域形成为上部尺寸大于下部尺寸的倒梯形，即，如图2c所示，图形化的第一光刻胶层410r的侧壁与晶圆的裸露表面呈小于900的角度，利于后续工艺中光刻胶的剥离。
37.作为示例，步骤s112中，如图2d所示，可以通过化学气相沉积工艺将第一氮化硅衬层3201沉积于所述晶圆100的裸露表面以及图形化的第一光刻胶层410r上，此处所述化学气相沉积工艺可以包括低压化学气相沉积（lpcvd）工艺、等离子体化学气相沉积（pecvd）工艺或类似工艺。
38.在一些示例中，第一半导体器件为pmos器件，覆盖所述第一半导体器件的第一氮化硅衬层形成为压应力氮化硅层，以使沟道方向上空穴载流子迁移率提高。在其他示例中，以上所述的压应力氮化硅层的制作可以与后续的拉应力氮化硅层的制作次序进行互换；即，第一半导体器件为nmos器件，覆盖所述第一半导体器件的第一氮化硅衬层形成为拉应力氮化硅层，以使沟道方向上电子迁移率提高。
39.参见图3，所述第一半导体器件210为pmos器件，所述第二半导体器件220为nmos器件，覆盖于第一半导体器件210的显露表面的第一氮化硅衬层3201形成为压应力氮化硅层320c，所述压应力氮化硅层320c还延伸进入浅沟槽130内覆盖其侧壁，可以进一步引入对pmos源区和漏区的压应力，从而进一步产生沟道长度和宽度方向上的压应力（图3标示的箭头c），进一步提升空穴迁移率。所述压应力氮化硅层的厚度可以根据浅沟槽的尺寸以及所需的器件性能进行确定。本实施例中，所述压应力氮化硅层的厚度可以为80
å
~100
å
，例如厚度为90
å
。
40.作为示例，步骤s113中，采用光刻胶剥离液将图形化的第一光刻胶层410r去除，同时使沉积于图形化的第一光刻胶层410r上的第一氮化硅衬层随之脱落。相较于干法刻蚀工艺去除，通过光刻胶剥离工艺将图形化的第一光刻胶层410r去除的同时使位于其上的第一氮化硅衬层脱落，避免等离子体的引入对间隔绝缘膜的损耗。
41.作为示例，所述光刻胶剥离液可以选用酮类，例如是丙酮、甲基乙基酮、环己酮、甲基异戊基酮、2-庚酮中的至少一种或一种以上的混合液。本实施例中，所述光刻胶剥离液可
以选用为丙酮。
42.然后，参见图2f~图2i，进行步骤s120：通过光刻胶剥离工艺于所述第二半导体器件220上形成第二氮化硅衬层3202。
43.具体地，步骤s120包括：s121，覆盖所述晶圆100的裸露表面和留下的所述第一氮化硅衬层3201形成第二光刻胶层420，将所述第二光刻胶层420图形化以至少显露出所述第二半导体器件220和所述浅沟槽邻接所述第二半导体器件220的侧壁；s122，于所述晶圆100的裸露表面以及图形化的第二光刻胶层420r上沉积第二氮化硅衬层3202；s123，将图形化的第二光刻胶层420r去除，同时使沉积于图形化的第二光刻胶层420r上的第二氮化硅衬层3202脱落，由此选择性去除覆于所述第一半导体器件之上的第二氮化硅衬层3202，留下的所述第二氮化硅衬层还延伸进入沿所述浅沟槽内。
44.参见图2f~图2g，步骤s121与步骤s111所述的光刻工艺基本相同，区别在于步骤s121中采用反相光刻法将所述第二光刻胶层420图形化，以使图形化的所述第二光刻胶层420r边界与留下的所述第一氮化硅衬层的边界对准。
45.具体地，步骤s121中，采用光致抗蚀剂形成第二光刻胶层420，其中所述光致抗蚀剂选用为负型光致抗蚀剂；经光掩模对所述第二光刻胶层420进行曝光以形成曝光区域和非曝光区域；显影后所述第二光刻胶层的曝光区域保留而形成为图形化的第二光刻胶层420r，所述第二光刻胶层的曝光区域呈上部尺寸大于下部尺寸的倒梯形，即，如图2g所示，图形化的第二光刻胶层420r的侧壁与晶圆的裸露表面呈小于900的角度，利于后续工艺中光刻胶的剥离。
46.作为示例，于步骤s122处沉积第二氮化硅衬层3202之后，执行步骤s123，采用光刻胶剥离液使图形化的所述第二光刻胶层420r去除，使得留下的所述第一氮化硅衬层和所述第二氮化硅衬层分别形成为沿所述浅沟槽的侧壁延伸且接合于底部的中心位置，由于可以采用与第一次光刻相同的光掩膜执行反相光刻法，使第一光刻胶层的曝光区域与第二光刻胶层的非曝光区域重合，从而图形化的所述第二光刻胶层420r边界与留下的所述第一氮化硅衬层的边界对准，可以减少一次光掩模制作的成本。
47.类似地，步骤s122中，如图2h所示，可以通过化学气相沉积工艺将第二氮化硅衬层3202沉积于所述晶圆100的裸露表面以及图形化的第二光刻胶层420r上，此处所述第二氮化硅衬层3202的沉积可以采用与第一氮化硅衬层3201相同的工艺执行。关于沉积第一氮化硅衬层和第二氮化硅衬层的具体工艺参数本领域技术人员可以根据器件尺寸、所需的应力性质和大小适当地进行确定，在此不做赘述。
48.再次参见图3，所述第一半导体器件210为pmos器件，所述第二半导体器件220为nmos器件，覆盖于第二半导体器件220的显露表面的第二氮化硅衬层3202形成为拉应力氮化硅衬层，所述拉应力氮化硅层还延伸进入浅沟槽130内覆盖其侧壁和底部的一部分，可以进一步引入对nmos源区和漏区的拉应力，从而进一步产生沟道长度和宽度方向上的拉应力（图3标示的箭头t），从而进一步提升电子迁移率。所述压应力氮化硅层的厚度可以根据浅沟槽的尺寸以及所需的器件性能进行确定。本实施例中，拉应力氮化硅层320t的厚度可以具有与所述压应力氮化硅层320c相同的厚度，所述拉应力氮化硅层320t的厚度为80
å
~100
å
，例如厚度为90
å
。
49.作为示例，步骤s123中，如图2i所示，采用光刻胶剥离液将图形化的第二光刻胶层420r去除，同时使沉积于图形化的第二光刻胶层420r上的第二氮化硅衬层随之脱落。相较于干法刻蚀工艺去除，通过光刻胶剥离工艺将图形化的第二光刻胶层420r去除的同时使位于其上的第二氮化硅衬层脱落，避免等离子体的引入对间隔绝缘膜的损耗。
50.然后，参见图2j，进行步骤s130：用间隔氧化物330填充所述浅沟槽130。
51.具体地，采用适于高深宽比间隙填充的沉积工艺于所述浅沟槽130内将间隔氧化物330沉积于所述第一氮化硅衬层和所述第二氮化硅衬层的表面以填充所述浅沟槽130，由此形成浅沟槽隔离结构(sti)。较佳地，通过高密度等离子体化学气相沉积（hdp-cvd）工艺将间隔氧化物填充至浅沟槽130内，以实现均匀无接缝或孔洞（void）的间隙填充。
52.参见图4，所述浅沟槽隔离结构300设置成围绕包括栅极结构530的单个半导体器件，例如是源区510和漏区520，以沿与沟道长度的平行方向（图4所示的x方向）提供压应力或拉应力，以及沿与沟道宽度的平行方向（图4所示的y方向）提供压应力或拉应力。具体而言，浅沟槽隔离结构300围绕pmos源区和漏区的周围以沿与沟道长度的平行方向提供压应力，以及沿与沟道宽度的平行方向提供压应力，该压应力传导至沟道，由此沿两个相互垂直的方向引入沟道应力，从而可以进一步提升pmos器件的空穴迁移率。同理，浅沟槽隔离结构300围绕nmos源区和漏区的周围，沿两个相互垂直的方向引入沟道应力，从而可以进一步提升nmos器件的电子迁移率。
53.作为示例，步骤s130还包括：通过化学机械抛光工艺去除位于源区和漏区上方多余的间隔氧化物，使所述间隔氧化物330的表面不低于所述浅沟槽周边的所述第一氮化硅衬层3201或所述第二氮化硅衬层3202的表面。
54.参见图4，上述实施例所得的具有双应力衬垫结构的cmos器件中，除在pmos器件上沉积一层压应力氮化硅衬层和在nmos器件上沉积一层拉应力氮化硅层之外，通过于浅沟槽隔离结构邻接pmos器件和nmos器件的侧壁分别引入压应力氮化硅层及拉应力氮化硅层，沿至少两个方向引入沟道应力，从而可以进一步提升pmos器件的载流子迁移率，从而提高器件性能。
55.如上所述，本发明提供的具有双应力衬垫结构的cmos器件的制造工艺，具有以下有益效果：本发明的cmos器件的制造方法中，使用光刻胶剥离方法替代干法刻蚀或者湿法刻蚀工艺，分别于pmos器件上形成一层压应力氮化硅层，于nmos器件上形成一层拉应力氮化硅层，避免由刻蚀过度导致的间隔绝缘膜损耗，还可以抑制后续的硅化反应过度反应引起的器件漏电的风险；同时，所述压应力氮化硅层还形成于浅沟槽邻接pmos器件的侧壁，所述拉应力氮化硅层还形成于浅沟槽邻接nmos器件的侧壁，由此沿至少两个方向引入沟道应力以改变器件的载流子迁移率，从而可以进一步提升载流子的迁移率，提高器件速度。
56.所以，本发明有效克服了现有技术中的几种缺点而具高度产业利用价值。
57.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。