延时调节装置、延时控制方法、计算机设备及存储介质与流程

1.本技术涉及芯片设计领域，特别是涉及一种延时调节装置、延时控制方法、计算机设备及存储介质。


背景技术：

2.随着芯片技术不断发展及芯片应用场景越来越丰富，对芯片功能的需求越来越高，由几亿或几十亿晶体管构成的规模较大芯片越来越普及，而时钟信号平衡对于大芯片的设计而言至关重要。
3.现有实现时钟信号平衡的技术手段，主要是在时钟网络末端或组成模块的时钟输入口增减时钟缓冲器，无法满足大芯片时钟需求。


技术实现要素：

4.基于此，有必要针对上述技术问题，提供一种延时调节装置、延时控制方法、计算机设备及存储介质。
5.一种延时调节装置，包括：
6.延时模块，被配置有时钟信号输入端、时钟信号输出端及控制信号输入端，所述时钟信号输入端用于输入时钟信号，所述时钟信号输出端用于输出经延时处理后的所述时钟信号；
7.控制模块，与所述延时模块的控制信号输入端连接，用于根据延时需求生成延时调节指令，所述延时调节指令用于控制所述延时模块对所述时钟信号进行延时处理以调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求。
8.在其中一个实施例中，所述延时模块包括：
9.第一时钟缓冲单元，所述第一时钟缓冲单元的输入端与所述时钟信号输入端连接，所述第一时钟缓冲单元用于接收所述时钟信号，并通过多个第一传输链路对所述时钟信号进行第一次延时处理，不同的所述第一传输链路的延时参数不同，每个所述第一传输链路与所述第一时钟缓冲单元的一输出端连接；
10.多路选择单元，所述多路选择单元的输入端分别与所述第一时钟缓冲单元的多个输出端一一对应连接，所述多路选择单元的受控端与所述控制模块的控制信号输出端连接，所述多路选择单元用于接收所述延时调节指令，并根据所述延时调节指令选择接收所述第一传输链路输出的所述时钟信号，所述多路选择单元的输出端用于输出所述时钟信号。
11.在其中一个实施例中，所述多路选择单元，还用于根据所述延时调节指令选择所述时钟信号在所述多路选择单元中传输的第二传输链路，以对所述时钟信号进行第二次延时处理；所述延时调节装置还包括：
12.第二时钟缓冲单元，所述第二时钟缓冲单元的输入端与所述多路选择单元的输出端连接，所述第二时钟缓冲单元的输出端与所述时钟信号输出端连接，所述第二时钟缓冲
单元用于在接收到所述第二次延时处理后的所述时钟信号后，对所述时钟信号进行第三次延时处理并输出所述时钟信号。
13.在其中一个实施例中，所述第一传输链路、所述第二传输链路及所述第二时钟缓冲单元构建目标延时链路，使得所述时钟信号在所述目标延时链路中传输以调节所述时钟信号的延时数值。
14.在其中一个实施例中，所述多路选择单元包括多级多路选择器，当前级多路选择器的输出端与下一级多路选择器的输入端连接；初级的多路选择器的输入端与所述第一时钟缓冲单元的输出端连接，末级的多路选择器的输出端与第二时钟缓冲单元的输入端连接；
15.所述第一时钟缓冲单元包括多级时钟缓冲器，当前级时钟缓冲器的输出端分别连接下一级时钟缓冲器的输入端及一所述初级的多路选择器的输入端连接，每相邻两级所述时钟缓冲器的输出端与同一所述初级多路选择器的输入端连接。
16.在其中一个实施例中，所述多级时钟缓冲器为同一种类时钟缓冲器，所述多级多路选择器为同一种类多路选择器。
17.在其中一个实施例中，各当前级时钟缓冲器通过缓冲传输线路分别与下一级时钟缓冲器、所述初级的多路选择器连接。
18.在其中一个实施例中，还包括：
19.去耦模块；
20.其中，所述延时模块中的各相邻两个器件之间存在缝隙，所述缝隙设有所述去耦模块，以使所述时钟信号的延时数值变化呈线性，使得所述时钟信号的延时数值满足预设时钟平衡需求。
21.在其中一个实施例中，所述去耦模块包括晶体管构成的去耦电容。
22.在其中一个实施例中，所述控制模块、所述延时模块及所述去耦模块均基于10nm至40nm制程工艺加工。
23.一种延时控制方法，包括：
24.根据延时需求生成延时调节指令，所述延时调节指令用于控制延时模块对接收的时钟信号进行延时处理以调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求；
25.其中，所述延时模块被配置有时钟信号输入端、时钟信号输出端，所述时钟信号输入端用于输入时钟信号，所述时钟信号输出端用于输出经延时处理后的所述时钟信号。
26.一种计算机设备，包括存储器及处理器，所述存储器中储存有计算机程序，所述计算机程序被所述处理器执行时，使得所述处理器执行如上述的方法的步骤。
27.一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如上述的方法的步骤。
28.上述延时调节装置、延时控制方法、计算机设备及存储介质，其中延时调节装置包括延时模块及控制模块，所述延时模块被配置有时钟信号输入端、时钟信号输出端及控制信号输入端的延时模块，所述时钟信号输入端用于输入时钟信号，所述时钟信号输出端用于输出经延时处理后的所述时钟信号；与所述延时模块的控制信号输入端连接的控制模块，根据延时需求生成延时调节指令，所述延时调节指令用于控制所述延时模块对所述时
钟信号进行延时处理以调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求；实现时钟信号延时数值的可调节性，以使延时数值呈线性分布，从而提高时钟平衡效率，进而保证时序的快速收敛。
附图说明
29.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
30.图1为一个实施例中延时调节装置的结构示意框图；
31.图2为一个实施例中延时模块的具体结构示意框图；
32.图3为一个实施例中延时模块的具体结构示意框图；
33.图4为一个实施例中延时模块的结构示意图；
34.图5为一个实施例中延时调节装置的布局示意图。
具体实施方式
35.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
36.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
37.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
38.参阅图1，为一个实施例中延时调节装置的结构示意框图。
39.在本实施例中，所述延时调节装置的应用场景包括大芯片的全局时钟平衡场景、局部时钟平衡场景；如图1所示，所述延时调节装置包括延时模块120、控制模块140。
40.延时模块120，被配置有时钟信号输入端、时钟信号输出端及控制信号输入端，所述时钟信号输入端用于输入时钟信号，所述时钟信号输出端用于输出经延时处理后的所述时钟信号。
41.可选地，延时模块120，可以是用于接收时钟信号，对所述时钟信号进行延时处理以增大所述时钟信号的延时数值并将延时处理后的时钟信号输出的标准延时单元组合；所述标准延时单元组合，可以是由多个标准延时单元依据一定次序连接构成。
42.可选地，所述时钟信号输入端，可以是与所述标准延时单元组合连接且用于向所述标准延时单元组合输入时钟信号的端口；所述时钟信号输出端，可以是与所述标准延时单元组合连接且用于向所述标准延时单元组合输出经延时处理后的所述时钟信号的端口。
43.可选地，所述控制信号，可以是用于控制延时模块对时钟信号进行延时处理的信
号，所述控制信号，可以是电压信号或电流信号；所述控制信号输入端，可以是与所述标准延时单元组合连接且用于向所述标准延时单元组合输入控制信号的端口。
44.控制模块140，与所述延时模块120的控制信号输入端连接，用于根据延时需求生成延时调节指令，所述延时调节指令用于控制所述延时模块120对所述时钟信号进行延时处理以调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求。
45.可选地，所述控制模块140，可以是用于根据当前应用场景的延时需求生成延时调节指令的控制器；所述延时需求，可以是全局时钟平衡场景下或局部时钟平衡场景下的对时钟信号的延时数值需求；所述延时调节指令，可以是用于调节所述时钟信号的延时数值以使所述时钟信号的延时数值满足预设时钟平衡需求的指令。
46.可选地，所述预设时钟平衡需求，可以是全局时钟平衡场景下或局部时钟平衡场景下预先设定的用于时钟信号实现时钟平衡状态所对应的延时数值；所述延时处理，可以是利用所述标准延时单元组合调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求的过程。
47.具体地，当大芯片集成电路需全局时钟平衡时，控制模块根据全局时钟平衡场景下的延时需求生成延时调节指令，并将所述延时调节指令经由所述控制信号输入端输入至所述延时模块中，所述延时模块根据所述延时调节指令对输入至所述延时模块的时钟信号进行延时处理以调节所述时钟信号的延时数值大小，以使所述时钟信号的延时数值满足全局时钟平衡场景下预先设定的用于时钟信号实现时钟平衡状态所对应的延时数值；实现时钟信号延时数值的可调节性，以使延时数值呈线性分布，从而提高时钟平衡效率，进而保证时序的快速收敛。
48.本实施例中提供的延时调节装置，所述延时调节装置包括延时模块及控制模块，所述延时模块被配置有时钟信号输入端、时钟信号输出端及控制信号输入端的延时模块，所述时钟信号输入端用于输入时钟信号，所述时钟信号输出端用于输出经延时处理后的所述时钟信号；与所述延时模块的控制信号输入端连接的控制模块，根据延时需求生成延时调节指令，所述延时调节指令用于控制所述延时模块对所述时钟信号进行延时处理以调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求；实现时钟信号延时数值的可调节性，以使延时数值呈线性分布，从而提高时钟平衡效率，进而保证时序的快速收敛。
49.参阅图2，为一个实施例中延时模块的具体结构示意框图。
50.在本实施例中，如图2所示，所述延时模块包括第一时钟缓冲单元220、多路选择单元240。
51.第一时钟缓冲单元220，所述第一时钟缓冲单元220的输入端与所述时钟信号输入端连接，所述第一时钟缓冲单元220用于接收所述时钟信号，并通过多个第一传输链路对所述时钟信号进行第一次延时处理，不同的所述第一传输链路的延时参数不同，每个所述第一传输链路与所述第一时钟缓冲单元220的一输出端连接。
52.可选地，所述第一时钟缓冲单元220，可以是用于接收所述时钟信号，并通过多个第一传输链路对所述时钟信号进行第一次延时处理的多级时钟缓冲器。
53.可选地，所述第一时钟缓冲单元220的输入端，可以是与所述多级时钟缓冲器连
接，并用于向所述多级时钟缓冲器中输入时钟信号的端口；所述第一时钟缓冲单元220的输出端，可以是与所述多级时钟缓冲器连接，并用于输出延时处理的时钟信号的端口。
54.可选地，所述第一传输链路，可以是所述第一时钟缓冲单元220中用于传输所述时钟信号，以对所述时钟信号进行第一次延时处理的传输链路；所述第一次延时处理，可以是利用所述多级时钟缓冲器调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求的过程。
55.需要说明的是，不同的所述第一传输链路的延时参数不同，所述延时参数的大小可决定所述时钟信号在所述第一传输链路传输以调节所述时钟信号的延时数值的大小。因此，当所述全局时钟平衡场景或局部时钟平衡场景下的延时需求不同时，所述时钟信号可选择不同的所述第一传输链路以满足预设时钟平衡需求。
56.多路选择单元240，所述多路选择单元240的输入端分别与所述第一时钟缓冲单元220的多个输出端一一对应连接，所述多路选择单元240的受控端与所述控制模块的控制信号输出端连接，所述多路选择单元240用于接收所述延时调节指令，并根据所述延时调节指令选择接收所述第一传输链路输出的所述时钟信号，所述多路选择单元240的输出端用于输出所述时钟信号。
57.可选地，所述多路选择单元240，可以是用于接收所述延时调节指令，根据所述延时调节指令选择接收所述第一传输链路输出的所述时钟信号并输出所述时钟信号的多路选择器。
58.可选地，所述多路选择单元240的输入端，可以是与所述多路选择器连接，且用于接收所述第一传输链路输出的所述时钟信号的端口；所述多路选择单元240的受控端，可以是与所述控制模块的控制信号输出端连接，并用于接收所述延时调节指令的端口。
59.需要说明的是，所述多路选择器包括多个输入端，所述时钟信号经过不同输入端输出的时钟信号的延时参数，可以相同也可以不同。因此，当所述全局时钟平衡场景或局部时钟平衡场景下的延时需求不同时，根据所述延时调节指令选择不同所述多路选择器的输入端接收所述第一传输链路输出的所述时钟信号，并输出不同延时参数的所述时钟信号以满足预设时钟平衡需求。
60.本实施例中提供的延时调节装置，通过输入端与所述时钟信号输入端连接的第一时钟缓冲单元，接收所述时钟信号，并通过多个第一传输链路对所述时钟信号进行第一次延时处理；输入端分别与所述第一时钟缓冲单元的多个输出端一一对应连接、受控端与所述控制模块的控制信号输出端连接的多路选择单元，接收所述延时调节指令，并根据所述延时调节指令选择接收所述第一传输链路输出的所述时钟信号，所述多路选择单元的输出端输出所述时钟信号；实现时钟信号延时数值的可调节性，以使延时数值呈线性分布，从而提高时钟平衡效率，进而保证时序的快速收敛。
61.在一个实施例中，所述多路选择单元，还根据所述延时调节指令选择所述时钟信号在所述多路选择单元中传输的第二传输链路，以对所述时钟信号进行第二次延时处理；如图3所示，所述延时调节装置包括第一时钟缓冲单元320、多路选择单元340，所述延时调节装置还包括第二时钟缓冲单元360。
62.第一时钟缓冲单元320，所述第一时钟缓冲单元320的输入端与所述时钟信号输入端连接，所述第一时钟缓冲单元320用于接收所述时钟信号，并通过多个第一传输链路对所
述时钟信号进行第一次延时处理，不同的所述第一传输链路的延时参数不同，每个所述第一传输链路与所述第一时钟缓冲单元320的一输出端连接。
63.多路选择单元340，所述多路选择单元340的输入端分别与所述第一时钟缓冲单元320的多个输出端一一对应连接，所述多路选择单元340的受控端与所述控制模块的控制信号输出端连接，所述多路选择单元340用于接收所述延时调节指令，并根据所述延时调节指令选择接收所述第一传输链路输出的所述时钟信号，所述多路选择单元340的输出端用于输出所述时钟信号。
64.在本实施例中第一时钟缓冲单元320、多路选择单元340被执行于图2中对应的实施例中第一时钟缓冲单元220、多路选择单元240，具体参阅图2以及图2对应的实施例中的相关描述，此处不再赘述。
65.第二时钟缓冲单元360，所述第二时钟缓冲单元的输入端与所述多路选择单元的输出端连接，所述第二时钟缓冲单元的输出端与所述时钟信号输出端连接，所述第二时钟缓冲单元用于在接收到所述第二次延时处理后的所述时钟信号后，对所述时钟信号进行第三次延时处理并输出所述时钟信号。
66.可选地，所述第二时钟缓冲单元360，可以是用于在接收到所述第二次延时处理后的所述时钟信号后，对所述时钟信号进行第三次延时处理并输出所述时钟信号的时钟缓冲器。
67.可选地，所述第二传输链路，可以是所述第二时钟缓冲单元360中用于传输所述时钟信号，以对所述时钟信号进行第二次延时处理的传输链路；所述第二次延时处理，可以是利用所述多路选择器调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求的过程。
68.需要说明的是，不同的所述第二传输链路的延时参数不同，所述延时参数的大小可决定所述时钟信号在所述第二传输链路传输以调节所述时钟信号的延时数值的大小。因此，当所述全局时钟平衡场景或局部时钟平衡场景下的延时需求不同时，所述时钟信号可选择不同的所述第二传输链路以满足预设时钟平衡需求。
69.可选地，所述第三次延时处理，可以是利用所述时钟缓冲器调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求的过程。
70.需要说明的是，用于组成所述第一时钟缓冲单元的多级时钟缓冲器、用于组成所述第二时钟缓冲单元的时钟缓冲器为同一种类时钟缓冲器；组成所述第一时钟缓冲单元的时钟缓冲器的数量至少为2个，而组成所述第二时钟缓冲单元360的时钟缓冲器的数量至少为1个；具体地，所述时钟缓冲器可以是台积电10nm至40nm标准单元库中一种时钟缓冲器。
71.具体地，所述多路选择单元340包括多级多路选择器，当前级多路选择器的输出端与下一级多路选择器的输入端连接；初级的多路选择器的输入端与所述第一时钟缓冲单元的输出端连接，末级的多路选择器的输出端与第二时钟缓冲单元的输入端连接；所述多级多路选择器为同一种类多路选择器，具体地，所述多路选择器可以是台积电10nm至40nm标准单元库中某种时钟多路选择器。
72.参阅图4，为一个实施例中延时模块的结构示意图。
73.在本实施例中，如图4所示，所述延时模块包括所述第一时钟缓冲单元、多路选择单元及第二时钟缓冲单元；所述第一时钟缓冲单元是由16个时钟缓冲器组成的多级时钟缓
冲器，所述多路选择单元是由15个多路选择器组成的多级多路选择器，所述第二时钟缓冲单元为时钟缓冲器buf_out。
74.可选地，各当前级时钟缓冲器通过缓冲传输线路分别与下一级时钟缓冲器、所述初级的多路选择器连接，所述初级的多路选择器的输出端与下一级的多路选择器的输入端连接。
75.可选地，所述第一时钟缓冲单元包括多级时钟缓冲器，当前级时钟缓冲器的输出端分别连接下一级时钟缓冲器的输入端及一所述初级的多路选择器的输入端连接，每相邻两级所述时钟缓冲器的输出端与同一所述初级多路选择器的输入端连接。
76.如图4所示，所述16个时钟缓冲器分别为buf_0、buf_1、
…
、buf_15；所述15个多路选择器分别为mux_3_0、mux_3_1、
…
、mux_3_7、mux_2_0、mux_2_1、mux_2_2、mux_2_3、mux_1_0、mux_1_1、mux_0_0(以下简记为mux_m_n，例如mux_1_n包括mux_1_0、mux_0_0)。
77.如图4所示，所述延时模块的时钟信号输入端为clk_in接口，所述延时模块的时钟信号输出端为clk_out接口，所述延时模块的控制信号输入端为s3、s2、s1、s0四种接口。当大芯片集成电路需全局时钟平衡时，时钟信号从clk_in接口进来，即为时钟信号输入端，经过延时处理，再从clk_out出来，即为时钟信号输出端。
78.可选地，接口s3是控制所有mux_3_n的输入信号选择，当接口s3输出0时，所有的mux_3_n都选择它的标号为0的输入接口的输入信号传送给输出端；当接口s3输出1时，所有的mux_3_n都选择它的标号为第一个输入端传送时钟信号给输出端；以此类推，接口s2对于mux_2_n，接口s1对于mux_1_n，接口s0对于mux_0_n同理。
79.时钟信号通过接口clk_in输入，再通过一系列的台积电的标准延时单元(如上所述，如图1所示)，在接口clk_out输出时，得到相比于接口clk_in处有延时数值变化的时钟信号，延时数值可以通过s3、s2、s1、s0四种接口来调节。
80.继续参阅图4，将接口clk_out输出时相比于clk_in接口输入的总延时数值计为t，根据s3、s2、s1、s0四种接口的调节，四者均可输出0或者1，对应的总延时记为t_s3s2s1s0，例如当s3输出0、s2输出1、s1输出1、s0输出0时，对应的总延时数值记为t_0110。
81.当s3输出0、s2输出0、s1输出0、s0输出0时，仅buf_0、mux_3_0、mux_2_0、mux_1_0、mux_0_0和buf_out在此次时钟信号输出与输入连接链路中起作用以构建目标延时链路，此时延时数值最小，为1个时钟缓冲器buf_x的延时(简记为t_a)，图4中4个mux_m_n(多路选择器)的延时(每个mux_m_n的延时简记为t_m，所以4个mux_m_n延时为4*t_m)，以及1个buf_out延时(简记为t_b)的和，此时总延时数值表示为t_0000＝t_a 4*t_m t_b。
82.当s3输出1、s2输出0、s1输出0、s0输出0时，buf_0、buf_1、mux_3_0、mux_2_0、mux_1_0及mux_0_0在此次时钟信号输出与输入连接链路中起作用以构建目标延时链路，此时延时数值为2个buf_x(标准延时单元)和图4中4个mux_m_n(多路选择器)的延时，以及1个buf_out延时的和，此时总延时数值表示为t_1000＝2*t_a 4*t_m t_b。
83.以此类推，当s3输出1、s2输出1、s1输出1、s0输出1时，此时延时数值最大，为16个buf_x和4个mux_m_n(多路选择器)的延时，以及1个buf_out延时的和，具体表示为t_1111＝16*t_a 4*t_m t_b。因此，从t_0000到t_1111，共计16种延时数值选择，并且相邻的延时数值差值为1个时钟缓冲器buf_x的延时t_a，进而实现时钟信号的延时数值可线性选择。
84.此外，所述缓冲传输线路分别为buf_0_net、buf_1_net、
…
、buf_15_net、mux_3_0_
net、mux_3_1_net、
…
mux_3_7_net、mux_2_0_net、mux_2_1_net、mux_2_2_net、mux_2_3_net、mux_1_0_net、mux_1_1_net、mux_0_0_net。
85.当s3输出1、s2输出0、s1输出1、s0输出0时，经buf_5输出的时钟信号会经过mux_3_2，mux_2_1，mux_1_1，mux_0_0和buf_out传递出去。具体目标延时链路为：时钟信号从接口clk_in输入到buf_0，经过buf_0_net传输到buf_1，再经过buf_1_net传输到buf_2，再经过buf_2_net传输到buf_3，再经过buf_3_net传输到buf_4，再经过buf_4_net传输到buf_5，再经过buf_5_net传输到mux_3_2的第二个输入端，再从mux_3_2的输出端经mux_3_net传递到mux_2_1的第一个输入端，再从mux_2_1的输出端经mux_2_1_net传递到mux_1_0的第二个输入端，再从mux_1_0的输出端经mux_1_0_net传递到mux_0_0的第一个输入端，再经mux_0_0_net传递到buf_out的输入端，再经接口clk_out最终输出延时处理后的时钟信号。
86.本实施例中提供的延时调节装置，通过所述第一传输链路、所述第二传输链路及所述第二时钟缓冲单元构建目标延时链路，使得所述时钟信号在所述目标延时链路中传输以调节所述时钟信号的延时数值；实现时钟信号延时数值的可调节性，以使延时数值呈线性分布，从而提高时钟平衡效率，进而保证时序的快速收敛。
87.参阅图5，为一个实施例中延时调节装置的布局示意图。
88.在本实施例中，所述延时调节装置包括延时模、去耦模块；如图5所示，所述延时模块包括所述第一时钟缓冲单元、所述多路选择单元及所述第二时钟缓冲单元；所述第一时钟缓冲单元是由16个时钟缓冲器组成的多级时钟缓冲器，所述多路选择单元是由15个多路选择器组成的多级多路选择器，所述第二时钟缓冲单元为时钟缓冲器buf_out；所述延时模块包括所述16个时钟缓冲器分别为buf_0、buf_1、
…
、buf_15，所述15个多路选择器分别为mux_3_0、mux_3_1、
…
、mux_3_7、mux_2_0、mux_2_1、mux_2_2、mux_2_3、mux_1_0、mux_1_1、mux_0_0；所述去耦模块为fi。
89.其中，所述延时模块中的各相邻两个器件之间存在缝隙，所述缝隙设有所述去耦模块，，以使所述时钟信号的延时数值变化呈线性，使得所述时钟信号的延时数值满足预设时钟平衡需求。
90.可选地，所述去耦模块，可以是设置于多个所述标准延时单元间隙中的具有储能功能的去耦单元；具体地，所述去耦模块为台积电10nm至40nm标准单元库中的去耦单元，所述去耦单元可以是mos管构成的去耦电容。采用上述布局方式，不但非常利于绕线，使所述时钟信号的延时数值均匀，最大限度的减少电压降带来的问题。
91.在一个实施例中，所述延时调节装置包括所述控制模块、所述延时模块及所述去耦模块，所述控制模块、所述延时模块及所述去耦模块均基于10nm至40nm制程工艺加工。
92.在一个实施例中，上述延时模块的布线仅采用了5个金属层，所述金属层包括第一金属层m1、第二金属层m2、第三金属层m3、第四金属层via1及第五金属层via2，所述第一金属层m1通过所述第四金属层via1与所述第二金属层m2连接，所述第二金属层m2通过第五金属层via2与所述第三金属层m3连接。
93.可选地，所述第二金属层m2、所述第三金属层m3设置有所述延时模块的时钟信号输入端、时钟信号输出端及控制信号输入端。
94.需要说明的是，使用相同工艺的集成电路芯片设计时，可以十分便捷的调用所述延时模块以进行集成电路芯片上全局时钟或者局部时钟的平衡，只需要按照需求连接所述
延时模块的时钟信号输入端、时钟信号输出端及控制信号输入端。由于所述延时模块只用到这几层金属，所它本身占用了极少的绕线资源，而其他金属层没有被占用，对调用所述延时模块的设计来说，预留了很大的绕线空间，除了节省绕线资源外，布线上尽量使信号线长度一致，最大限度的使延时数值呈现线性分布。
95.本技术还提供了一种延时控制方法，所述延时控制方法包括：根据延时需求生成延时调节指令，所述延时调节指令用于控制延时模块对接收的时钟信号进行延时处理以调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求；其中，所述延时模块被配置有时钟信号输入端、时钟信号输出端，所述时钟信号输入端用于输入时钟信号，所述时钟信号输出端用于输出经延时处理后的所述时钟信号。
96.在本实施例中步骤被执行于图1中对应的实施例中控制模块140，具体参阅图1以及图1对应的实施例中的相关描述，此处不再赘述。
97.本实施例中提供的延时控制方法，根据延时需求生成延时调节指令，所述延时调节指令用于控制延时模块对接收的时钟信号进行延时处理以调节所述时钟信号的延时数值，以使所述时钟信号的延时数值满足预设时钟平衡需求；实现时钟信号延时数值的可调节性，以使延时数值呈线性分布，从而提高时钟平衡效率，进而保证时序的快速收敛。
98.上述延时调节装置中各个模块的划分仅用于举例说明，在其他实施例中，可将延时调节装置按照需要划分为不同的模块，以完成上述延时调节装置的全部或部分功能。
99.关于延时调节装置的具体限定可以参见上文中对于延时控制方法的限定，在此不再赘述。上述延时调节装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
100.本技术实施例中还提供了一种计算机设备，包括存储器及处理器，存储器中储存有计算机程序，计算机程序被处理器执行时，使得处理器执行如上述实施例中的方法的步骤。
101.本技术实施例中还提供了一种计算机可读存储介质。一个或多个包含计算机可执行指令的非易失性计算机可读存储介质，当计算机可执行指令被一个或多个处理器执行时，使得处理器执行延时控制方法的步骤。
102.上述实施例中提供的延时调节装置、延时控制方法、计算机设备及存储介质，实现时钟信号延时数值的可调节性，以使延时数值呈线性分布，从而提高时钟平衡效率，进而保证时序的快速收敛，具有重要的经济价值和推广实践价值。
103.本技术所使用的对存储器、存储、数据库或其它介质的任何引用可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)或闪存。易失性存储器可包括随机存取存储器(ram)，它用作外部高速缓冲存储器。作为说明而非局限，ram以多种形式可得，诸如静态ram(sram)、动态ram(dram)、同步dram(sdram)、双数据率sdram(ddr sdram)、增强型sdram(esdram)、同步链路(synchlink)dram(sldram)、存储器总线(rambus)直接ram(rdram)、直接存储器总线动态ram(drdram)、以及存储器总线动态ram(rdram)。
104.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存
在矛盾，都应当认为是本说明书记载的范围。
105.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。