半导体器件的制作方法以及半导体器件

1.本技术涉及半导体领域，具体而言，涉及一种半导体器件的制作方法、半导体器件以及晶体管。


背景技术：

2.ge因为具有比si更高的载流子迁移率等优势，它作为一种极有前景的p通道金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，简称mosfet)的沟道材料引起了人们的极大兴趣。但是由于ge只有在很薄的时候，晶体管才能表现出较好的性能，所以获得厚度均匀性较好的goi(germanium on insulator，绝缘体上锗)衬底已经成为目前的难题。
3.在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。


技术实现要素：

4.本技术的主要目的在于提供一种半导体器件的制作方法、半导体器件以及晶体管，以解决现有技术中由于难以控制ge的厚度导致半导体器件性能较差的问题。
5.根据本发明实施例的一个方面，提供了一种半导体器件的制作方法，所述方法包括：提供第一基底以及第二基底，所述第一基底包括层叠的第一衬底以及第一预备衬底，所述第二基底包括层叠的第二衬底以及第一氧化层；去除部分所述第一预备衬底，剩余的所述第一预备衬底形成第三衬底，所述第三衬底包括本体部以及间隔设置于所述本体部上的多个凸出部；在所述第三衬底的远离所述第一衬底的表面上形成第二氧化层，且在所述第二氧化层的远离所述第三衬底的表面上键合所述第二基底，所述第一氧化层与所述第二氧化层接触；去除键合后结构的所述第一衬底以及所述第三衬底的所述本体部和/或部分所述凸出部，得到预备结构，剩余的多个所述凸出部形成多个目标凸出部；在所述预备结构中的所述第二氧化层的裸露表面上形成器件结构，得到目标结构，所述器件结构与所述目标凸出部接触。
6.可选地，在所述第三衬底的远离所述第一衬底的表面上形成第二氧化层，包括：在所述第三衬底的远离所述第一衬底的表面上形成预备氧化层；去除部分所述预备氧化层，使得所述第三衬底的所述凸出部裸露，剩余的所述预备氧化层形成第三氧化层；在所述第三氧化层以及所述第三衬底的所述凸出部的裸露表面上形成第四氧化层，所述第三氧化层以及所述第四氧化层形成所述第二氧化层。
7.可选地，去除键合后结构的所述第一衬底以及所述第三衬底的所述本体部和/或部分所述凸出部，包括：去除所述第一衬底，且去除所述第三衬底的所述本体部和/或部分所述凸出部，使得所述第三氧化层裸露；去除所述第三氧化层，使得部分所述第四氧化层裸露。
8.可选地，去除部分所述预备氧化层，使得所述第三衬底的所述凸出部裸露，包括：使用cmp工艺去除部分所述预备氧化层，使得所述第三衬底的所述凸出部裸露。
9.可选地，在所述预备结构中的所述第二氧化层的裸露表面上形成器件结构，得到目标结构，包括：去除所述目标凸出部的部分侧壁；在去除部分侧壁后所述目标凸出部的两侧分别形成源极以及漏极，所述源极与所述目标凸出部以及所述第四氧化层分别接触，所述漏极与所述目标凸出部以及所述第四氧化层分别接触；在所述第二衬底的远离所述第一氧化层的表面上形成栅极。
10.可选地，在去除部分侧壁后所述目标凸出部的两侧分别形成源极以及漏极之后，所述方法还包括：去除部分所述目标凸出部、部分所述源极以及部分所述漏极，剩余的所述目标凸出部形成至少一个第一预备纳米线，剩余的所述源极形成源极部以及至少一个第二预备纳米线，剩余的所述漏极形成漏极部以及至少一个第三预备纳米线，所述第一预备纳米线、所述第二预备纳米线以及所述第三预备纳米线接触连接形成一个目标纳米线，所述源极部以及所述漏极部位于至少一个所述目标纳米线两侧的所述第四氧化层上，所述目标纳米线的两端分别与所述源极部以及所述漏极部接触；去除部分所述第四氧化层以及部分所述第一氧化层，剩余的所述第一氧化层形成第一氧化部以及两个间隔设置的第二氧化部，两个所述第二氧化部位于所述第一氧化部的靠近所述目标纳米线表面上，剩余的所述第四氧化层形成间隔设置的第三氧化部，所述源极部以及所述漏极部在所述第一氧化层上的投影覆盖所述第二氧化部以及所述第三氧化部。
11.可选地，去除部分所述第四氧化层以及部分所述第一氧化层，包括：使用预定溶液去除部分所述第四氧化层以及部分所述第一氧化层，所述预定溶液包括hf溶液。
12.可选地，所述第三衬底的材料包括锗。
13.可选地，所述目标凸出部的厚度范围为5nm-100nm。
14.可选地，所述第一氧化层的材料包括二氧化硅。
15.根据本技术的另一方面，还提供了一种半导体器件，所述半导体器件为采用任一种所述的方法制作得到的。
16.根据本技术的又一方面，还提供了一种晶体管，所述晶体管为采用任一种所述的方法制作得到的，或者为所述的半导体器件。
17.在本发明实施例中，所述半导体器件的制作方法中，首先，提供包括层叠的第一衬底以及第一预备衬底的所述第一基底，且提供包括层叠的第二衬底以及第一氧化层的第二基底；然后，去除部分所述第一预备衬底，剩余的所述第一预备衬底形成包括本体部以及间隔设置于所述本体部上的多个所述凸出部的所述第三衬底；之后，在所述第三衬底的远离所述第一衬底的表面上形成第二氧化层，且在所述第二氧化层的远离所述第三衬底的表面上键合所述第二基底，所述第一氧化层与所述第二氧化层接触；之后，去除键合后结构的所述第一衬底以及所述第三衬底的所述本体部和/或部分所述凸出部，得到预备结构，剩余的多个所述凸出部形成多个目标凸出部；最后，在所述预备结构中的所述第二氧化层的裸露表面上形成器件结构，得到目标结构，所述器件结构与所述目标凸出部接触。相比现有技术中的由于难以控制ge的厚度导致半导体器件性能较差的问题，本技术的所述半导体器件的制作方法，通过提供所述第一基底以及所述第二基底，再通过去除所述第一基底中的部分所述第一预备衬底，使得剩余的所述第一预备衬底形成所述本体部以及多个所述凸出部，
保证了形成的所述凸出部的厚度较薄，同时保证了所述凸出部的缺陷以及位错较少，即保证了所述凸出部的质量较好，再通过形成所述第二氧化层以及键合所述第二基底，并去除所述第三衬底的所述本体部和/或部分所述凸出部，使得得到的所述目标凸出部的厚度较薄且符合实际需求，使得可以得到质量较好且厚度可控的所述预备结构，即得到质量较好且厚度可控的goi衬底，解决了现有技术中由于难以控制ge的厚度导致半导体器件性能较差的问题，最后通过形成所述器件结构，保证了半导体器件的性能较好。
附图说明
18.构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
19.图1示出了根据本技术的实施例的半导体器件的制作方法流程示意图；
20.图2至图18分别示出了根据本技术的实施例的半导体器件的制作方法在各工艺步骤后得到的结构示意图。
21.其中，上述附图包括以下附图标记：
22.10、第一基底；20、第二基底；30、第二氧化层；40、预备结构；70、源极；80、漏极；90、栅极；100、目标纳米线；101、第一衬底；102、第一预备衬底；103、第三衬底；104、本体部；105、凸出部；106、目标凸出部；107、第一预备纳米线；201、第二衬底；202、第一氧化层；203、第一氧化部；204、第二氧化部；301、预备氧化层；302、第三氧化层；303、第四氧化层；304、第三氧化部；701、源极部；702、第二预备纳米线；801、漏极部；802、第三预备纳米线。
具体实施方式
23.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
24.为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
25.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
26.应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
27.正如背景技术中所说的，现有技术中的由于难以控制ge的厚度导致半导体器件性
能较差的问题，为了解决上述问题，本技术的一种典型的实施方式中，提供了一种半导体器件的制作方法、半导体器件以及晶体管。
28.根据本技术的实施例，提供了一种半导体器件的制作方法。
29.图1是根据本技术实施例的半导体器件的制作方法的流程图。如图1所示，该方法包括以下步骤：
30.步骤s101，如图2至图3所示，提供第一基底10以及第二基底20，上述第一基底10包括层叠的第一衬底101以及第一预备衬底102，上述第二基底20包括层叠的第二衬底201以及第一氧化层202；
31.步骤s102，如图2至4所示，去除部分上述第一预备衬底102，剩余的上述第一预备衬底102形成第三衬底103，上述第三衬底103包括本体部104以及间隔设置于上述本体部104上的多个凸出部105；
32.步骤s103，如图7所示，在上述第三衬底103的远离上述第一衬底101的表面上形成第二氧化层30，且在上述第二氧化层30的远离上述第三衬底103的表面上键合上述第二基底20，上述第一氧化层202与上述第二氧化层30接触，得到如图8所示的结构；
33.步骤s104，如图8至图11所示，去除键合后结构的上述第一衬底101以及上述第三衬底103的上述本体部104和/或部分上述凸出部105，得到预备结构40，剩余的多个上述凸出部105形成多个目标凸出部106；
34.步骤s105，在上述预备结构中的上述第二氧化层的裸露表面上形成器件结构，得到目标结构，上述器件结构与上述目标凸出部接触。
35.上述半导体器件的制作方法中，首先，提供包括层叠的第一衬底以及第一预备衬底的上述第一基底，且提供包括层叠的第二衬底以及第一氧化层的第二基底；然后，去除部分上述第一预备衬底，剩余的上述第一预备衬底形成包括本体部以及间隔设置于上述本体部上的多个上述凸出部的上述第三衬底；之后，在上述第三衬底的远离上述第一衬底的表面上形成第二氧化层，且在上述第二氧化层的远离上述第三衬底的表面上键合上述第二基底，上述第一氧化层与上述第二氧化层接触；之后，去除键合后结构的上述第一衬底以及上述第三衬底的上述本体部和/或部分上述凸出部，得到预备结构，剩余的多个上述凸出部形成多个目标凸出部；最后，在上述预备结构中的上述第二氧化层的裸露表面上形成器件结构，得到目标结构，上述器件结构与上述目标凸出部接触。相比现有技术中的由于难以控制ge的厚度导致半导体器件性能较差的问题，本技术的上述半导体器件的制作方法，通过提供上述第一基底以及上述第二基底，再通过去除上述第一基底中的部分上述第一预备衬底，使得剩余的上述第一预备衬底形成上述本体部以及多个上述凸出部，保证了形成的上述凸出部的厚度较薄，同时保证了上述凸出部的缺陷以及位错较少，即保证了上述凸出部的质量较好，再通过形成上述第二氧化层以及键合上述第二基底，并去除上述第三衬底的上述本体部和/或部分上述凸出部，使得得到的上述目标凸出部的厚度较薄且符合实际需求，使得可以得到质量较好且厚度可控的上述预备结构，即得到质量较好且厚度可控的goi衬底，解决了现有技术中由于难以控制ge的厚度导致半导体器件性能较差的问题，最后通过形成上述器件结构，保证了半导体器件的性能较好。
36.其中，如图4所示，由于上述第三衬底103中的上述凸出部105位于上述本体部104的上方。即在形成的过程中，是先生长上述本体部，再形成上述凸出部，保证了第三衬底的
位错以及缺陷位于上述本体部中，进一步保证了上述凸出部的质量较好，进一步保证了上述目标凸出部的质量较好，进一步保证了上述半导体器件的性能较好。
37.现有技术中，ge层只有在较薄的时候，对应的晶体管才能表现出较好的性能，而上述的半导体器件的制作过程中，通过先提供较厚的上述第一预备衬底(ge层)，再通过去除部分上述第一预备衬底，保证了得到的上述目标凸出部的厚度较薄，同时由于上述第一预备衬底的位错以及缺陷主要位于上述本体部中，保证了上述目标凸出部的生长质量较好，进一步保证了上述目标凸出部形成的上述半导体器件的性能较好。
38.另外，上述凸出部的预定方向上的厚度大于有源区在上述预定方向上的厚度，上述预定方向为垂直于上述第一基底的方向。
39.为了进一步保证上述半导体器件的性能较好，根据本技术的一种具体实施例，在上述第三衬底的远离上述第一衬底的表面上形成第二氧化层，包括：如图5所示，在上述第三衬底103的远离上述第一衬底101的表面上形成预备氧化层301；如图6所示，去除部分上述预备氧化层301，使得上述第三衬底103的上述凸出部105裸露，剩余的上述预备氧化层301形成第三氧化层302；如图7所示，在上述第三氧化层302以及上述第三衬底103的上述凸出部105的裸露表面上形成第四氧化层303，上述第三氧化层302以及上述第四氧化层303形成上述第二氧化层30。通过在上述第三衬底的远离上述第一衬底的表面上形成上述预备氧化层，使得可以通过上述预备氧化层保护上述第三衬底，再通过去除部分上述预备氧化层，使得上述凸出部裸露，使得厚度可以直接通过去除上述本体部得到较薄的上述凸出部，再通过在上述第三氧化层以及上述第三衬底的上述凸出部的上述裸露表面上形成上述第四氧化层，保证了可以通过上述第三保护层以及上述第四保护层保护上述第三衬底，进一步保证了上述半导体器件的性能较好。
40.根据本技术的另一种具体实施例，去除键合后结构的上述第一衬底以及上述第三衬底的上述本体部和/或部分上述凸出部，包括：如图9至图10所示，去除上述第一衬底，且去除上述第三衬底103的上述本体部104和/或部分上述凸出部105，使得上述第三氧化层302裸露；如图10至图11所示，去除上述第三氧化层302，使得部分上述第四氧化层303裸露。通过去除上述第一衬底以及上述第三衬底的上述本体部和/或部分上述凸出部，使得剩余的上述凸出部的厚度满足实际需求且较薄，再通过去除上述第三氧化层，使得可以较为简单的得到goi衬底，且保证了上述goi衬底中的凸出部的厚度较薄，进一步保证了在上述预备结构上形成的上述目标结构的性能较好，进一步保证了上述半导体器件的性能较好，同时保证了上述半导体器件的制作工艺较为简单。
41.具体地，在上述凸出部的厚度满足实际需求的情况下，只去除键合后结构的上述第一衬底以及上述第三衬底的上述本体部，在上述凸出部的厚度大于实际需求的情况下，去除键合后结构的上述第一衬底以及上述第三衬底的上述本体部以及部分上述凸出部，进一步保证了剩余的上述凸出部的厚度满足实际需求。
42.一种具体的实施例中，上述预备衬底为goi衬底。
43.为了进一步保证上述半导体器件的制作工艺较为简单，根据本技术的又一种具体实施例，去除部分上述预备氧化层，使得上述第三衬底的上述凸出部裸露，包括：使用cmp工艺去除部分上述预备氧化层，使得上述第三衬底的上述凸出部裸露。通过cmp工艺去除上述预备氧化层，保证了可以较为容易的去除部分上述预备氧化层，进一步保证了上述半导体
器件的制作工艺较为简单。
44.根据本技术的一种具体实施例，在上述预备结构中的上述第二氧化层的裸露表面上形成器件结构，得到目标结构，包括：如图12所示，去除上述目标凸出部106的部分侧壁；如图13所示，在去除部分侧壁后上述目标凸出部106的两侧分别形成源极70以及漏极80，上述源极70与上述目标凸出部106以及上述第四氧化层303分别接触，上述漏极80与上述目标凸出部106以及上述第四氧化层303分别接触；如图14所示，在上述第二衬底201的远离上述第一氧化层202的表面上形成栅极90。通过去除上述目标凸出部的部分侧壁，并且在上述目标凸出部的两侧形成上述源极以及上述漏极，使得可以得到晶体管器件，再通过在上述第二衬底的远离上述第一氧化层的表面上形成上述栅极，使得可以较为简单的得到背栅晶体管，且保证了上述晶体管中的目标凸出部的厚度较薄且生长质量较好，进一步保证了上述半导体器件的性能较好。
45.具体地，如图11至图12所示，取上述预备结构40中的一部分进行说明，即只选择一个目标凸出部106进行说明。
46.一种具体的实施例中，在上述goi衬底上，首先进行有源区的定义，随后进行金属ni的溅射，退火后形成nige的上述源极以及上述漏极，最后，形成上述栅极ti/pt。
47.为了进一步保证上述半导体器件的性能较好，根据本技术的另一种具体实施例，在去除部分侧壁后上述目标凸出部的两侧分别形成源极以及漏极之后，上述方法还包括：如图15至图16所示，去除部分上述目标凸出部106、部分上述源极70以及部分上述漏极80，剩余的上述目标凸出部106形成至少一个第一预备纳米线107，剩余的上述源极70形成源极部701以及至少一个第二预备纳米线702，剩余的上述漏极80形成漏极部801以及至少一个第三预备纳米线802，上述第一预备纳米线107、上述第二预备纳米线702以及上述第三预备纳米线802接触连接形成一个目标纳米线100，上述源极部701以及上述漏极部801位于至少一个上述目标纳米线100两侧的上述第四氧化层303上，上述目标纳米线100的两端分别与上述源极部701以及上述漏极部801接触；如图17至图18所示，去除部分上述第四氧化层以及部分上述第一氧化层，剩余的上述第一氧化层形成第一氧化部203以及两个间隔设置的第二氧化部204，两个上述第二氧化部204位于上述第一氧化部203的靠近上述目标纳米线100表面上，剩余的上述第四氧化层形成间隔设置的第三氧化部304，上述源极部701以及上述漏极部801在上述第一氧化层上的投影覆盖上述第二氧化部204以及上述第三氧化部304。通过去除部分上述目标凸出部、部分上述源极以及部分上述漏极，使得可以得到至少一个上述目标纳米线，且每个上述目标纳米线包括一个上述第一预备纳米线、一个上述第二预备纳米线以及一个上述第三预备纳米线，即上述目标纳米线是通过部分上述目标凸出部、部分上述源极以及部分上述漏极组成的，即保证了上述目标纳米线的厚度较薄且生长质量较好，再通过去除部分上述第四氧化层以及部分上述第一氧化层，得到上述目标结构，保证了上述目标结构中的目标纳米线的厚度较薄且生长质量较好，进一步保证了上述目标结构的性能较好。
48.其中，图15至图17为俯视图，具体地，图15为图14的俯视图。
49.具体地，包括一个上述目标纳米线的上述目标结构为finfet(fin field effect transistor，鳍式场效应晶体管)，其具体实现方法为：在上述goi衬底上首先进行定义栅区，对上述源极以及上述漏极进行p/b注入，之后通过电子束刻蚀对fin进行定义，之后对有
源区进行定义，最后沉积栅介质，再以及完成上述源极以及上述漏极的接触；
50.另外，包括多个上述目标纳米线的上述目标结构为gaa纳米线结构，其具体实现方法为：在上述goi衬底上首先进行定义栅区，对上述源极以及上述漏极进行p/b注入，之后通过电子束刻蚀对多根fin进行定义，之后对有源区进行定义，再通过在超声波辅助条件下，将上述得到的结构浸泡在稀释hf溶液中去除上述目标纳米线底部的sio2，另外，还需要沉积高k介质层，以覆盖上述目标纳米线以及周围的结构，并完成上述源极以及上述漏极的接触。
51.一种具体的实施例中，上述目标结构的样貌并不限于附图中的说明，只要纳米线的厚度是通过上述半导体器件的制作方法得到即可。
52.另外，实际应用过程中，上述源极部以及上述漏极部的厚度要厚度上述目标纳米线的厚度。
53.根据本技术的又一种具体实施例，去除部分上述第四氧化层以及部分上述第一氧化层，包括：使用预定溶液去除部分上述第四氧化层以及部分上述第一氧化层，上述预定溶液包括hf溶液。通过上述预定溶液去除部分上述第四氧化层以及部分上述第一氧化层，保证了可以较为简单的去除上述第四氧化层以及上述第一氧化层，且不会破坏上述目标纳米线，进一步保证了上述半导体器件的制作工艺较为简单，且进一步保证了上述半导体器件的性能较好。
54.具体地，随后在超声波辅助条件下，将上述结构浸泡在稀释hf溶液中去除上述目标纳米线底部的sio2，另外，还需要沉积高k介质层，以覆盖上述目标纳米线以及周围的结构，并完成源漏的接触。
55.根据本技术的一种具体实施例，上述第三衬底的材料包括锗。由于上述第三衬底的材料为锗，即保证了上述目标凸出部的材料为锗，保证了可以得到较薄且质量较好的ge层，进一步保证了在上述goi衬底上形成的上述目标结构的性能较好。
56.需要说明的是，上述半导体器件的制作工艺并不局限于上述材料，也可以制作其他材料的衬底。
57.具体地，上述第三衬底的材料为锗。
58.另外，上述第三氧化层的材料包括二氧化硅，上述第四氧化层的材料包括al2o3。
59.根据本技术的另一种具体实施例，上述目标凸出部的厚度范围为5nm-100nm。由于上述目标凸出部的厚度范围为5nm-100nm，即保证了可以根据实际需求控制上述目标凸出部的厚度。
60.根据本技术的又一种具体实施例，上述第一氧化层的材料包括二氧化硅。
61.当然，材料并不局限于二氧化硅，还可以使用si或者si3n4等其他材料，只需要满足该材料可以使用选择性刻蚀法去除掉即可，即可以实现ge层厚度的控制。
62.另外，上述第一衬底以及上述第二衬底的材料包括si。
63.具体地，通过选择性外延ge层的缓冲衬底(上述第一预备衬底)，使得ge大部分位错和缺陷被限制在下方区域(即位错和缺陷被限制在上述本体部中)，同时缓冲层之上经过通过光刻刻蚀刻出大于有源区面积的上述凸出部之后，通过沉积上述预备氧化层sio2，通过上述第三氧化层实现ge层厚度的控制，由于上述goi衬底的制作过程中只需要多一次光刻，即可通过sio2厚度，实现ge层厚度的控制，保证了上述半导体器件的制作工艺较为简
单，同时实现了上述目标凸出部(ge层)厚度的控制。
64.一种具体的实施例中，上述半导体器件的制作工艺是基于utb(超薄绝缘层上的平面si技术)ge层提出的，并且可以制造出高电子迁移率的晶体管。
65.本技术实施例还提供了一种半导体器件，上述半导体器件为采用任一种上述的方法制作得到的。
66.上述的半导体器件为采用任一种上述的方法制作得到的。相比现有技术中的由于难以控制ge的厚度导致半导体器件性能较差的问题，本技术的上述半导体器件，通过提供上述第一基底以及上述第二基底，再通过去除上述第一基底中的部分上述第一预备衬底，使得剩余的上述第一预备衬底形成上述本体部以及多个上述凸出部，保证了形成的上述凸出部的厚度较薄，同时保证了上述凸出部的缺陷以及位错较少，即保证了上述凸出部的质量较好，再通过形成上述第二氧化层以及键合上述第二基底，并去除上述第三衬底的上述本体部和/或部分上述凸出部，使得得到的上述目标凸出部的厚度较薄且符合实际需求，使得可以得到质量较好且厚度可控的上述预备结构，即得到质量较好且厚度可控的goi衬底，解决了现有技术中由于难以控制ge的厚度导致半导体器件性能较差的问题，最后通过形成上述器件结构，保证了半导体器件的性能较好。
67.本技术实施例还提供了一种晶体管，上述晶体管为采用任一种上述的方法制作得到的，或者为上述的半导体器件。
68.上述的晶体管为采用任一种上述的方法制作得到的，或者为上述的半导体器件。相比现有技术中的由于难以控制ge的厚度导致半导体器件性能较差的问题，本技术的上述晶体管，通过提供上述第一基底以及上述第二基底，再通过去除上述第一基底中的部分上述第一预备衬底，使得剩余的上述第一预备衬底形成上述本体部以及多个上述凸出部，保证了形成的上述凸出部的厚度较薄，同时保证了上述凸出部的缺陷以及位错较少，即保证了上述凸出部的质量较好，再通过形成上述第二氧化层以及键合上述第二基底，并去除上述第三衬底的上述本体部和/或部分上述凸出部，使得得到的上述目标凸出部的厚度较薄且符合实际需求，使得可以得到质量较好且厚度可控的上述预备结构，即得到质量较好且厚度可控的goi衬底，解决了现有技术中由于难以控制ge的厚度导致半导体器件性能较差的问题，最后通过形成上述器件结构，保证了半导体器件的性能较好。
69.一种具体的实施例中，由于上述晶体管中的上述目标纳米线的厚度较薄，保证了上述晶体管的电子迁移率较高。
70.在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
71.从以上的描述中，可以看出，本技术上述的实施例实现了如下技术效果：
72.1)、本技术的上述半导体器件的制作方法中，首先，提供包括层叠的第一衬底以及第一预备衬底的上述第一基底，且提供包括层叠的第二衬底以及第一氧化层的第二基底；然后，去除部分上述第一预备衬底，剩余的上述第一预备衬底形成包括本体部以及间隔设置于上述本体部上的多个上述凸出部的上述第三衬底；之后，在上述第三衬底的远离上述第一衬底的表面上形成第二氧化层，且在上述第二氧化层的远离上述第三衬底的表面上键合上述第二基底，上述第一氧化层与上述第二氧化层接触；之后，去除键合后结构的上述第一衬底以及上述第三衬底的上述本体部和/或部分上述凸出部，得到预备结构，剩余的多个
上述凸出部形成多个目标凸出部；最后，在上述预备结构中的上述第二氧化层的裸露表面上形成器件结构，得到目标结构，上述器件结构与上述目标凸出部接触。相比现有技术中的由于难以控制ge的厚度导致半导体器件性能较差的问题，本技术的上述半导体器件的制作方法，通过提供上述第一基底以及上述第二基底，再通过去除上述第一基底中的部分上述第一预备衬底，使得剩余的上述第一预备衬底形成上述本体部以及多个上述凸出部，保证了形成的上述凸出部的厚度较薄，同时保证了上述凸出部的缺陷以及位错较少，即保证了上述凸出部的质量较好，再通过形成上述第二氧化层以及键合上述第二基底，并去除上述第三衬底的上述本体部和/或部分上述凸出部，使得得到的上述目标凸出部的厚度较薄且符合实际需求，使得可以得到质量较好且厚度可控的上述预备结构，即得到质量较好且厚度可控的goi衬底，解决了现有技术中由于难以控制ge的厚度导致半导体器件性能较差的问题，最后通过形成上述器件结构，保证了半导体器件的性能较好。
73.2)、本技术的上述的半导体器件为采用任一种上述的方法制作得到的。相比现有技术中的由于难以控制ge的厚度导致半导体器件性能较差的问题，本技术的上述半导体器件，通过提供上述第一基底以及上述第二基底，再通过去除上述第一基底中的部分上述第一预备衬底，使得剩余的上述第一预备衬底形成上述本体部以及多个上述凸出部，保证了形成的上述凸出部的厚度较薄，同时保证了上述凸出部的缺陷以及位错较少，即保证了上述凸出部的质量较好，再通过形成上述第二氧化层以及键合上述第二基底，并去除上述第三衬底的上述本体部和/或部分上述凸出部，使得得到的上述目标凸出部的厚度较薄且符合实际需求，使得可以得到质量较好且厚度可控的上述预备结构，即得到质量较好且厚度可控的goi衬底，解决了现有技术中由于难以控制ge的厚度导致半导体器件性能较差的问题，最后通过形成上述器件结构，保证了半导体器件的性能较好。
74.3)、本技术的上述的晶体管为采用任一种上述的方法制作得到的，或者为上述的半导体器件。相比现有技术中的由于难以控制ge的厚度导致半导体器件性能较差的问题，本技术的上述晶体管，通过提供上述第一基底以及上述第二基底，再通过去除上述第一基底中的部分上述第一预备衬底，使得剩余的上述第一预备衬底形成上述本体部以及多个上述凸出部，保证了形成的上述凸出部的厚度较薄，同时保证了上述凸出部的缺陷以及位错较少，即保证了上述凸出部的质量较好，再通过形成上述第二氧化层以及键合上述第二基底，并去除上述第三衬底的上述本体部和/或部分上述凸出部，使得得到的上述目标凸出部的厚度较薄且符合实际需求，使得可以得到质量较好且厚度可控的上述预备结构，即得到质量较好且厚度可控的goi衬底，解决了现有技术中由于难以控制ge的厚度导致半导体器件性能较差的问题，最后通过形成上述器件结构，保证了半导体器件的性能较好。
75.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。