LED外延结构及其制备方法与流程

led外延结构及其制备方法
技术领域
1.本发明涉及半导体制造技术领域，特别涉及一种led外延结构及其制备方法。


背景技术：

2.发光二极管(light emitting diodes，led)是一种电致发光器件，具有节能、环保、安全、寿命长、功耗低、亮度高、防水、微型、光束集中、维护简便等优点，被广泛应用在交通信号灯、路灯以及大面积显示等领域。
3.特别是氮化物材料的蓝光发光二极管，是现在白光固态照明发展的基础，更是目前研究的热点。现有的gan基led外延结构包括衬底、以及依次层叠在衬底上的缓冲层、非掺杂gan层、n型gan层、有源层和p型gan层。其中，n型gan层和p型gan层分别向有源层提供电子和空穴，电子和空穴在有源层中可复合产生光子。
4.然而，由于现今gan基led的n型gan层的载子(电子)迁移速率和浓度一般约是p型gan层载子(空穴)的10倍以上，当n型gan层和p型gan层分别向有源层提供电子和空穴时，会发生有源层中电子和空穴分布不均匀以及电子容易溢流出有源层的问题。其次，目前绝大多数的gan基led外延层都是依托在异质衬底上进行外延生长而实现，常用的异质衬底有蓝宝石衬底、碳化硅衬底和硅衬底，这些异质衬底与gan外延层之间都会有较大的晶格失配，导致gan外延层晶体缺陷密度大、质量差的问题，引发led可靠性异常。


技术实现要素：

5.基于此，本发明的目的是提出一种led外延结构及其制备方法，以解决传统氮化镓基led有源层中电子和空穴分布不均匀、电子容易溢流、外延层晶体密度大、质量差的问题。
6.本发明提出的一种led外延结构，包括衬底以及依次层叠于所述衬底上的缓冲层、过渡层、n型半导体层、有源层和p型半导体层，其中：
7.所述n型半导体层包括预设周期个n型掺杂gan层/eraalbga
1-a-b
n层超晶格结构，每个超晶格结构中的er组分浓度和al组分浓度均沿远离所述过渡层的方向逐渐增大。
8.综上，根据上述的led外延结构，在n型半导体层中加入eralgan插入层，可以提高势垒高度，限制电子纵向移动，减少量子阱中的电子溢流，改善有源层中的电子空穴分布，提高电子空穴在有源层复合发光效率。其次eralgan和gan可实现晶格常数匹配和无应力变化材料生长，能够有效控制压电极化，减轻量子限制斯塔克效应，提高led的发光效率。同时，设计eralgan层相较于传统的algan层可以带来更好的晶体质量，从而降低有源层的位错密度，减少非辐射复合中心和漏电通道，使led器件具有更优越的性能及可靠性。此外，通过每个超晶格结构中的er组分浓度和al组分浓度均沿远离所述过渡层的方向逐渐增大，使得势垒高度由高到低，可以更有效的限制n型半导体层侧的电子向发光层方向移动，促进横向电流扩展，进一步改善有源层中的电子空穴分布，提高电子空穴在有源层复合发光效率，同时使得晶格常数由低到高，可以更好的匹配n型半导体层与有源层之间的晶格常数，实现良好的晶格过渡，减缓压电极化效应，提高大电流下的发光效率。
9.进一步地，在超晶格结构的eraalbga
1-a-b
n层中：
10.0＜a＜0.4，0＜b＜1，a b≤1，a＜b。
11.进一步地，在超晶格结构的n型掺杂gan层中：
12.所述n型掺杂gan层的n型掺杂剂为si，其si的掺杂浓度为2
×e18
atoms/cm
3-5
×e19
atoms/cm3。
13.进一步地，所述eraalbga
1-a-b
n层的厚度为10-100nm，所述n型掺杂gan层的厚度为5-50nm。
14.进一步地，所述p型半导体层包括依次层叠的第一p型层、p型电子阻挡层、第二p型层和p型接触层，其中：
15.所述第一p型层的生长温度低于所述第二p型层的生长温度，所述第一p型层和所述第二p型层均为掺杂mg的p型gan层，所述p型电子阻挡层为algan层，所述p型接触层为掺mg的gan层。
16.进一步地，所述第一p型层的mg的掺杂浓度为5
×e19
atoms/cm3～2
×e20
atoms/cm3，所述第二p型层的mg的掺杂浓度为3
×e18
atoms/cm3～2
×e19
atoms/cm3，所述p型接触层的mg的掺杂浓度为2
×e20
atoms/cm3～1
×e22
atoms/cm3。
17.另一方面，本发明还提出一种led外延结构的制备方法，用于制备上述的led外延结构，所述制备方法包括：
18.提供一衬底，并在所述衬底上沉积缓冲层；
19.在所述缓冲层上沉积过渡层；
20.在所述过渡层上沉积n型半导体层，所述n型半导体层包括预设周期个n型掺杂gan层/eraalbga
1-a-b
n层超晶格结构，每个超晶格结构中的er组分浓度和al组分浓度均沿远离所述过渡层的方向逐渐增大；
21.在所述n型半导体层上沉积有源层；
22.在所述有源层上沉积p型半导体层。
23.进一步地，在制备超晶格结构的n型掺杂gan层的步骤中：
24.生长温度为1090～1120℃，生长压力为100-500torr，氮源的流量为120～160slm，镓源的流量为1000～1500sccm。
25.进一步地，在制备超晶格结构中的eraalbga
1-a-b
n层的步骤中：
26.生长温度为1050～1100℃，生长压力为100-500torr，氮源的流量为120～160slm；
27.镓源的流量为300～600sccm，且镓源流量的大小随时间的变化由高逐渐降低；
28.铝源的流量为100～500sccm，且al源流量的大小随时间的变化由低逐渐升高；
29.铒源的流量为100-600sccm，且铒源流量的大小随时间的变化由低逐渐升高。
30.进一步地，在制备p型半导体层的步骤中：
31.在所述有源层上依次沉积第一p型层、p型电子阻挡层、第二p型层和p型接触层，其中：
32.所述第一p型层的生长温度为700～800℃，所述第二p型层的生长温度为900～1050℃。
33.本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实施例了解到。
附图说明
34.图1为本发明第一实施例提出的led外延结构的结构示意图；
35.图2为本发明第二实施例提出的led外延结构的制备方法的流程图。
36.如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
37.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
38.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
39.请参阅图1，所示为本发明第一实施例中的led外延结构的结构示意图，该led外延结构包括衬底10以及依次层叠于所述衬底10上的缓冲层20、过渡层30、n型半导体层40、有源层50和p型半导体层60，在本实施例中，过渡层30为非掺杂的gan层，p型半导体层60为p型gan层。
40.其中，该n型半导体层40包括预设周期个n型掺杂gan层401/eraalbga
1-a-b
n层402超晶格结构，需要说明的是，在传统技术中，为了减少生长到有源层50中的应力积累，通常是在p型半导体层60侧生长一层厚度较厚势磊高度较高的电子阻挡层来阻挡电子溢流出有源层50。但是p型半导体层60侧的电子阻挡层在阻挡电子溢流的同时会影响空穴向有源层50的注入，基于此，本实施例将n型半导体层40设置成超晶格结构，一方面利用eraalbga
1-a-b
n层402具有高势垒的特性来阻挡电子进入有源层50，另一方面能够实现与gan晶格匹配无应变生长，进而不会影响后续有源层50生长的应力变化，可以更好的改善有源层50中的电子空穴分布，不会加剧压电极化效应，提高大电流下的发光效率。
41.其中，预设周期一般为2-8，即n型掺杂gan层401/eraalbga
1-a-b
n层402超晶格结构的循环数一般为2-8个，示例性的，超晶格结构的预设周期为2、3、5或8等等，当预设周期《2时，对电子纵向移动的限制能力减弱，当预设周期》8时，会导致阻值增大，工作电压升高。具体的，层叠于过渡层30表面的既可以为n型半导体层40中的n型掺杂gan层401，也可以为eraalbga
1-a-b
n层402，即n型半导体层40中最靠近过渡层30的可以为n型掺杂gan层401或eraalbga
1-a-b
n层402，同样的，n型半导体层40中最靠近有源层50的也可以为n型掺杂gan层401或eraalbga
1-a-b
n层402。
42.进一步的，由n型掺杂gan层401和eraalbga
1-a-b
n层402组成的每个超晶格结构中的er组分浓度和al组分浓度均沿远离所述过渡层30的方向逐渐增大，使得eraalbga
1-a-b
n层的势垒高度由高到低，可以更有效的限制n型半导体层40侧的电子向发光层方向移动，促进横向电流扩展，进一步改善有源层50中的电子空穴分布，提高电子空穴在有源层50复合发光效率，同时使得晶格常数由低到高，可以更好的匹配n型半导体层40与有源层50之间的晶格常数，实现良好的晶格过渡，减缓压电极化效应，提高大电流下的发光效率，具体的，在超晶格结构的eraalbga
1-a-b
n层402中：0＜a＜0.4，0＜b＜1，a b≤1，a＜b，示例性的，最靠近过渡
层30的eraalbga
1-a-b
n层402具体为er
0.2
al
0.3
ga
0.5
n，并逐渐渐变为er
0.3
al
0.5
ga
0.2
n。
43.其中，n型掺杂gan层401的n型掺杂剂为si，以实现提供电子的目的，其si的掺杂浓度为2
×e18
atoms/cm
3-5
×e19
atoms/cm3，示例性的，n型掺杂gan层401中的si掺杂浓度可为2.5
×e18
atoms/cm3、3.5
×e18
atoms/cm3或4.8
×e18
atoms/cm3，但不限于此。需要说明的是，si掺杂浓度过低，则会使得电子浓度低，电阻率高，led工作电压高，进入发光区有源层50的电子有限，进而使得亮度较低。当si掺杂浓度较高时，其电子浓度高，电阻率低，对应的led工作电压低，使得进入发光区有源层50的电子充足，亮度提升。但当超过一个临界值，亮度会下降。电流路径集中在电极正下方，导致发光区域面积很小，影响亮度。有源层50的空穴数量有限，电子溢流至p型gan，影响空穴注入有源层50，影响亮度，基于此，n型掺杂gan层401中的si的掺杂浓度设置为2
×e18
atoms/cm
3-5
×e19
atoms/cm3。
44.其中，所述eraalbga
1-a-b
n层的厚度为10-100nm，示例性的，eraalbga
1-a-b
n层的厚度可为10nm、30nm、50nm、70nm或100nm，但不限于此，所述n型掺杂gan层401的厚度为5-50nm，示例性的，n型掺杂gan层401的厚度可为5nm、20nm、30nm或50nm，但不限于此。
45.还需说明的是，该p型半导体层60包括依次层叠的第一p型层601、p型电子阻挡层602、第二p型层603和p型接触层604，且第一p型层601层叠于有源层50的表面，其中，第一p型层601的生长温度低于所述第二p型层603的生长温度，相对低温生长第一p型层601有利于mg元素的活化，相对高温生长有利于填平v型坑(传统技术中在制备芯片时会产生该v型坑缺陷)。
46.所述第一p型层601和所述第二p型层603均为掺杂mg的p型gan层，所述p型电子阻挡层602为algan层，所述p型接触层604为掺mg的gan层，具体的，所述第一p型层601的mg的掺杂浓度为5
×e19
atoms/cm3～2
×e20
atoms/cm3，所述第二p型层603的mg的掺杂浓度为3
×e18
atoms/cm3～2
×e19
atoms/cm3，所述p型接触层604的mg的掺杂浓度为2
×e20
atoms/cm3～1
×e22
atoms/cm3，即在本实施例中，第二p型层603的mg的掺杂浓度小于第一p型层601的mg的掺杂浓度，第一p型层601的mg的掺杂浓度小于p型接触层604的mg的掺杂浓度，通过将p型接触层604设置成相对重掺mg，第一p型层601和第二p型层603相对轻掺mg,使得p型接触层604有更高的空穴浓度可以降低外延层与后续工艺之间的接触电阻，进而降低led的工作电压，而相对轻掺mg可以减少p型半导体层60的吸光性，示例性的，第一p型层601的mg的掺杂浓度可为6
×e19
atoms/cm3、1
×e20
atoms/cm3或者1.8
×e20
atoms/cm3，但不限于此。第二p型层603的mg的掺杂浓度可为4
×e18
atoms/cm3、9
×e18
atoms/cm3或1.8
×e19
atoms/cm3等等。p型接触层604的mg的掺杂浓度可为3
×e20
atoms/cm3、1
×e21
atoms/cm3、9
×e21
atoms/cm3等等。
47.除此之外，有源层50包括x个周期性交替排布的量子阱层和量子垒层，且层层叠于n型半导体层40表面的为量子阱层，其中x取值范围为：6≤x≤12，阱层势垒低，垒层势垒高，组成量子阱结构，能够使载流子局域化，电子空穴的空间波函数重叠，增加辐射复合几率，提高发光亮度。当x＜6时，对电子空穴的局域化效应减弱，发光效率下降；当x＞12时，会使得量子阱层与量子垒层的组分差异大，周期数高晶体质量差。
48.综上，根据上述的led外延结构，在n型半导体层中加入eralgan插入层，可以提高势垒高度，限制电子纵向移动，减少量子阱中的电子溢流，改善有源层中的电子空穴分布，提高电子空穴在有源层复合发光效率。其次eralgan和gan可实现晶格常数匹配和无应力变化材料生长，能够有效控制压电极化，减轻量子限制斯塔克效应，提高led的发光效率。同
时，设计eralgan层相较于传统的algan层可以带来更好的晶体质量，从而降低有源层的位错密度，减少非辐射复合中心和漏电通道，使led器件具有更优越的性能及可靠性。此外，通过每个超晶格结构中的er组分浓度和al组分浓度均沿远离所述过渡层的方向逐渐增大，使得势垒高度由高到低，可以更有效的限制n型半导体层侧的电子向发光层方向移动，促进横向电流扩展，进一步改善有源层中的电子空穴分布，提高电子空穴在有源层复合发光效率，同时使得晶格常数由低到高，可以更好的匹配n型半导体层与有源层之间的晶格常数，实现良好的晶格过渡，减缓压电极化效应，提高大电流下的发光效率。
49.请参阅图2，所示为本发明第二实施例中的led外延结构的制备方法的流程图，该制备方法包括步骤s01至步骤s05，其中：
50.步骤s01：提供一衬底，并在所述衬底上沉积缓冲层；
51.其中，在本步骤中，所选衬底包括但不限于蓝宝石衬底、硅衬底、碳化硅衬底、氮化铝衬底、氮化镓衬底、以及如二氧化硅与蓝宝石所组成的复合式衬底，具体的，在本实施例中采用蓝宝石作为外延层生长衬底，其可在衬底上制作周期性变化的结构形成图形化衬底基板，也可使用sio2～al2o3等复合式图形化衬底。具体在本发明实施例中，采用蓝宝石图形化衬底作为外延层生长基板。
52.进一步的，缓冲层可选的为aln缓冲层、gan缓冲层、或algan缓冲层中的任意一种，具体本发明实施例中，缓冲层为gan缓冲层，其具体沉积工艺为：将反应室的温度控制为760～900℃，压力控制为100～200torr，石墨基座转速控制为800～1000转/min，通入流量为50～100slm的nh3作为n(氮)源，通入流量为20～200sccm的tmga作为ga(镓)源，在本实施例中优选为180sccm，使得生长出gan缓冲层，并控制所沉积的gan缓冲层厚度为5～40nm，在本实施例中得到的gan缓冲层厚度优选为22nm。
53.步骤s02：在所述缓冲层上沉积过渡层；
54.具体沉积工艺为：将反应室温度升高至1100～1150℃，压力控制为100～500torr，石墨基座转速控制为500～1000转/min，通入流量为120～160slm的nh3作为n(氮)源，通入流量为1300～1700sccm的tmga作为ga(镓)源，使得生长出非掺杂gan层，并控制所沉积的非掺杂gan层厚度为1～2um。其中，非掺杂的gan层即为缓冲层和n型半导体层间的过渡层。其中，在本发明的一个优选实施例中，反应室温度优选为1110℃，压力优选为150torr，石墨基座转速优选为800转/min，tmga流量优选为1500sccm，并控制所沉积的非掺杂gan层厚度优选为1.2um。
55.步骤s03：在所述过渡层上沉积n型半导体层，所述n型半导体层包括预设周期个n型掺杂gan层/eraalbga
1-a-b
n层超晶格结构，每个超晶格结构中的er组分浓度和al组分浓度均沿远离所述过渡层的方向逐渐增大；
56.具体的，在制备n型半导体层的步骤中，将反应室温度降低至1090～1120℃，压力控制为100～500torr，石墨基座转速控制为500～1200转/min，通入流量为120～160slm的nh3作为n(氮)源，通入流量为1000～1500sccm的tmga作为ga(镓)源，通入sih4作为n型掺杂gan层的n型掺杂剂，同时si(硅)的掺杂浓度为2
×e18
atoms/cm
3-5
×e19
atoms/cm3，使得生长出掺si的n型掺杂gan层，并控制所沉积的n型掺杂gan层厚度为5～50nm。其中，在本发明的一个优选实施例中，反应室温度优选为1110℃，压力优选为150torr，石墨基座转速优选为800转/min，tmga流量优选为1300sccm，同时si的掺杂浓度为2.5
×e19
atoms/cm3，并控制所
沉积的n型gan层厚度优选为25nm。
57.其中该n型掺杂gan层是作为提供电子的主要外延层，在生长gan时通入sih4以提供si元素，其中si为四价元素，而gan中ga为三价元素，此时si原子替换ga原子时会提供电子，从而形成提供电子的n型掺杂gan层。
58.进一步地，在制备eraalbga
1-a-b
n层的过程中，需要将反应室温度降低至1050～1100℃，压力控制为100～500torr，石墨基座转速控制为500～1200转/min，通入流量为120～160slm的nh3作为n(氮)源，通入流量为300～600sccm的tmga作为ga(镓)源，ga(镓)源流量由高到低逐渐变化，通入流量为100～500sccm的tmal作为al(铝)源，al(铝)源流量由低到高逐渐变化，通入流量为100-600sccm的triper作为er(铒)源，er(铒)源流量由低到高逐渐变化，并控制所沉积的eraalbga
1-a-b
n层厚度为10～100nm。其中，在本发明的一个优选实施例中，反应室温度优选为1070℃，压力优选为150torr，石墨基座转速优选为800转/min，tmga流量优选为由500sccm渐变为100sccm，tmal流量优选为由150sccm渐变为300sccm，triper流量优选为由100sccm渐变为300sccm，即确保镓源流量的大小随时间的变化由高逐渐降低；al源和铒源流量的大小随时间的变化均由低逐渐升高，此外，在本实施例中，控制所沉积的eraalbga
1-a-b
n层厚度优选为50nm。
59.其中，该eraalbga
1-a-b
n层带隙比gan大，置于n型掺杂gan层之上，电子由n型掺杂gan层移动至eraalbga
1-a-b
n层需要跨过更高的势垒高度，进而能有效限制电子移动，减少电子溢流，改善有源层中的电子空穴分布，提高电子空穴在有源层复合发光效率。此外，通过调节eralgan层的组分由er
0.1
al
0.4
ga
0.5
n到er
0.2
al
0.7
ga
0.1
n，可以实现势垒的渐变和与gan晶格常数的匹配，可以更好的改善有源层中的电子空穴分布，不会加剧压电极化效应，提高大电流下的发光效率。同时，加入eraalbga
1-a-b
n层以形成超晶格结构可以具有更好的晶体质量，从而降低有源层的位错密度，减少非辐射复合中心和漏电通道，使led器件具有更优越的性能及可靠性。
60.步骤s04：在所述n型半导体层上沉积有源层；
61.在本发明实施例中，有源层由x个周期性交替排布的量子阱层和量子垒层交替生长制得，具体的，其量子阱层先排布在n型半导体层上，量子垒层再排布在量子阱层上，然后周期性的交替排布量子阱层和量子垒层，使得最终组合成该多量子阱层。其中，在本实施例中，量子阱层和量子垒层交替排布的周期x取值范围为：6≤x≤12；作为本发明的一个优选实施例，其x可以为10，也即是说，其多量子阱层由量子阱层和量子垒层交替排布10次组合构成。进一步的，量子阱层为ingan层，量子垒层为gan层。作为本发明的一个示例，量子阱层的厚度为1.5～5.5nm，量子垒层72的厚度为5～15nm。
62.具体的，在生长量子阱层时，其反应室生长温度为750℃～810℃，压力为150～300torr，石墨基座转速为400～700转/min，通入流量为150～200slm的nh3作为n(氮)源，通入流量为250sccm的tega作为ga(镓)源，通入流量为2500sccm的tmin作为in(铟)源，并控制所沉积的ingan量子阱层厚度为1.5～5.5nm。在本发明的一个优选实施例中，其量子阱层的厚度为3nm。
63.进一步的，在生长量子垒层时，其反应室温度为850～900℃，压力为150～300torr，承载衬底的石墨基座转速为400～700转/min，通入流量为150～200slm的nh3作为n(氮)源，通入流量为1000sccm的tega作为ga(镓)源，并控制所沉积的gan量子垒层厚度为
5nm～15nm，在本发明的一个优选实施例中，其量子垒层的厚度为10nm。进一步的，在一个周期中，量子阱层和量子垒层的沉积总厚度为6.5nm～20nm。
64.步骤s05：在所述有源层上沉积p型半导体层。
65.需要说明的是，p型gan层包括依次层叠的低温p型层(第一p型层)、p型电子阻挡层、高温p型层(第二p型层)和p型接触层。因此在有源层上沉积p型层的步骤为：在有源层上依次沉积低温p型层、p型电子阻挡层、高温p型层和p型接触层。其中低温p型层直接沉积在多量子阱层上，也即是其低温p型层沉积在最后一个周期性交替沉积的量子垒层上。且低温p型层为低温条件下生长的p型gan层，p型电子阻挡层为algan层，高温p型层为高温条件下生长的p型gan层，p型接触层为重掺mg的gan层。
66.其中，沉积低温p型层的工艺具体为：将反应室温度控制为700～800℃，压力控制为100～400torr，承载衬底的石墨盘转速控制为1000～1300转/min，通入流量为100～150slm的nh3做为n(氮)源，流量为1000～1600sccm的tega作为ga(镓)源，在生长gan时通入二茂镁(cp2mg)作为p型掺杂剂，同时mg(镁)的掺杂浓度为5
×e19
atoms/cm3～2
×e20
atoms/cm3，使得生长出掺mg的p型gan层，并控制所沉积的低温p型层厚度为5nm～30nm，在本发明的一个优选实施例中，低温p型层厚度优选为15nm。其中cp2mg提供mg(镁)元素，其中mg为二价元素，而gan中ga为三价元素，此时mg原子替换ga原子时会提供空穴，从而形成提供空穴的p型gan层，同时通过适量浓度的mg掺杂能够对gan材料中的缺陷空位进行较好地填充而修复位错，阻断位错的进一步延伸。
67.进一步的，在低温p型层上沉积p型电子阻挡层的工艺具体为：将反应室温度控制为900～1000℃，压力控制为50～300torr，承载衬底的石墨盘转速控制为800～1100转/min，通入流量为100～150slm的nh3做为n(氮)源，流量为500～1200sccm的tega作为ga(镓)源，流量为10～100sccm的tmal作为al(铝)源，使得生长出algan电子阻挡层，并控制所沉积的p型电子阻挡层厚度为10nm～100nm，在本发明的一个优选实施例中，p型电子阻挡层厚度优选为20nm。
68.进一步的，在p型电子阻挡层上沉积高温p型层的工艺具体为：将反应室温度控制为900～1050℃，压力控制为100～600torr，承载衬底的石墨盘转速控制为800～1100转/min，通入流量为100～150slm的nh3做为n(氮)源，流量为700～1000sccm的tega作为ga(镓)源，在生长gan时通入二茂镁(cp2mg)作为p型掺杂剂，同时mg(镁)的掺杂浓度为3
×e18
atoms/cm3～2
×e19
atoms/cm3，使得生长出掺mg的高温p型gan层，并控制所沉积的高温p型层厚度为20nm～150nm，在本发明的一个优选实施例中，高温p型层的厚度优选为60nm，高温p型层中mg的掺杂浓度优选为1
×e19
atoms/cm3。
69.进一步的，在高温p型层上沉积p型接触层的具体沉积工艺为：将反应室温度控制为700～900℃，压力控制为100～400torr，承载衬底的石墨盘转速控制为800～1100转/min，通入流量为100～150slm的nh3做为n(氮)源，流量为400～600sccm的tega作为ga(镓)源，在生长gan时通入二茂镁(cp2mg)作为p型掺杂剂，同时mg(镁)的掺杂浓度为2
×e20
atoms/cm3～1
×e22
atoms/cm3，使得生长出重掺mg的gan层，并控制所沉积的p型接触层为1nm～10nm，在本发明的一个优选实施例中，p型接触层的厚度优选为5nm，p型接触层中mg的掺杂浓度优选为1
×e21
atoms/cm3。
70.实验例1-4
71.请参阅下表1，采用第二实施例中的制备方法，调整eraalbga
1-a-b
n层中铒元素和铝元素的配比，其他工艺保持不变，测得的实验数据具体如下：
72.表1
73.实验例eraalbga
1-a-b
n层中的初始配比eraalbga
1-a-b
n层中的最终配比亮度/mw电压/v1a＝0.05，b＝0.2a＝0.15，b＝0.5193.93.212a＝0.1，b＝0.25a＝0.2，b＝0.55195.23.183a＝0.15，b＝0.3a＝0.25，b＝0.6195.43.174a＝0.2，b＝0.35a＝0.3，b＝0.65193.13.12
74.实验例5-17
75.请参阅下表2，采用第二实施例中的制备方法，调整n型掺杂gan层中si的掺杂浓度，其他工艺保持不变，测得的实验数据如下：
76.表2
77.实验例n型掺杂gan层中si的掺杂浓度亮度/mw电压/v52
×e18
atoms/cm3176.93.2863
×e18
atoms/cm3181.03.2674
×e18
atoms/cm3184.03.2585
×e18
atoms/cm3186.43.2496
×e18
atoms/cm3188.53.23107
×e18
atoms/cm3190.03.23118
×e18
atoms/cm3191.33.22129
×e18
atoms/cm3192.33.21131
×e19
atoms/cm3193.13.21142
×e19
atoms/cm3195.23.18153
×e19
atoms/cm3195.63.16164
×e19
atoms/cm3195.33.15175
×e19
atoms/cm3193.93.15
78.实验例18-39
79.请参阅下表3，采用第二实施例中的制备方法，调整第一p型层、第二p型层以及p型接触层的掺mg浓度，其他工艺保持不变，测得的实验数据如下：
80.表3
81.[0082][0083]
对比例1
[0084]
本对比例与实验例的区别在于，不设置eraalbga
1-a-b
n层，即n型半导体层仅为单纯的n型gan层，相应的制备方法不包括eraalbga
1-a-b
n层的制备方法，即不包括超晶格结构的制备方法，其他步骤均与实验例1-4相同，测得芯片的工作电压为3.27v，亮度为189.2mw。
[0085]
对比例2
[0086]
本对比例与实验例的区别在于，p型半导体层仅为单纯的p型gan层，其他步骤均与实验例18-39相同，测得芯片的电压为3.39v，亮度为189.7mw。
[0087]
分析：根据实验例1-4和对比例1可知，设置n型掺杂gan层/eraalbga
1-a-b
n层超晶格结构约能够提高亮度2.1％-3.3％，工作电压降低1.8％-4.6％。根据实验例5-17可知，芯片亮度起初随n型掺杂gan层中si的掺杂浓度的升高而增大，当达到较高水平后，亮度开始下降，但芯片的工作电压一直随着n型掺杂gan层中si的掺杂浓度的升高而下降，而传统的随n型掺杂gan层中si的掺杂浓度一般为1
×e19
atoms/cm3以下，通过设置n型掺杂gan层/eraalbga
1-a-b
n层超晶格结构，使得n型掺杂gan层中si的掺杂浓度能够得到进一步的提高，从而能够进一步提高亮度和降低工作电压。根据实验例18-39和对比例2可知，通过将p型半导体层设置成多个子层，同时优化各层的掺mg浓度，使得芯片的亮度提升0.4％-3.1％，工作电压降低1.2％-7.1％。
[0088]
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员
来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。