基于相位插值器的时钟偏斜校准电路的制作方法

1.本发明一般涉及集成电路技术领域，特别涉及一种基于相位插值器的时钟偏斜校准电路。


背景技术：

2.时间交织(ti)的模数转换器(adc)已在高速通信系统中得到广泛采用，从而以合理的功耗实现了准确的数据恢复。ti结构通过放宽每个通道的工作速度来利用功率高效的子adc，而其固有的通道失配(失调(offset)，增益(gain)和偏斜(skew)误差)限制了总体adc性能。此外，随着adc转换速度达到50ghz以上，即使在最先进的工艺技术中，也无法驱动单相高频时钟源作为每个通道adc的采样时钟。因此，最近的超高速adc从具有不同相位的多个主时钟源(即，差分相位或正交相位时钟源)生成采样相位，这在ti adc中引入显著的偏斜误差。


技术实现要素：

3.本发明的目的在于提供一种基于相位插值器的时钟偏斜校准电路，用于校准多个采样时钟之间的偏斜误差，该结构易于设计，面积成本很小，而且由于寄生较小，功率也很小。
4.本技术公开了一种基于相位插值器的时钟偏斜校准电路，包括：
5.偏置电压生成电路，所述偏置电压生成电路根据数模转换电路的输出生成超前相位控制信号和滞后相位控制信号；
6.至少一级延迟控制电路，每一级所述延迟控制电路包括：相位超前单元、第一延迟单元、相位滞后单元、第二延迟单元和连接单元，所述相位滞后单元与所述第二延迟单元串联之后再与所述相位超前单元和所述第一延迟单元相互并联；所述相位超前单元接收输入时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位超前时钟信号到所述连接单元，所述第一延迟单元接收所述输入时钟信号并输出第一延迟时钟信号到所述连接单元，所述连接单元输出到所述第二延迟单元、以及下一级延迟控制电路的相位超前单元和第一延迟单元；所述第二延迟单元接收所述连接单元的输出并输出第二延迟时钟信号到所述相位滞后单元，所述相位滞后单元接收第二延迟时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位滞后时钟信号到所述连接单元。
7.在一个优选例中，所述相位超前单元和所述相位滞后单元各自包括：第一pmos晶体管、第一nmos晶体管、第二pmos晶体管和第二nmos晶体管；所述第一pmos晶体管的栅极连接到所述超前相位控制信号，源极连接到电源端，漏极连接到所述第二pmos晶体管的源极；所述第一nmos晶体管的栅极连接到所述滞后相位控制信号，源极连接到地端，漏极连接到所述第二nmos晶体管的源极；所述第二pmos晶体管和所述第二nmos晶体管的栅极相连作为时钟信号输入端，所述第二pmos晶体管和所述第二nmos晶体管的漏极相连作为时钟信号输出端。
8.在一个优选例中，每一级所述延迟控制电路中的所述第一pmos晶体管、第一nmos晶体管、第二pmos晶体管和第二nmos晶体管之间的参数不同，以获得不同的相位超前或相位滞后的时钟信号。
9.在一个优选例中，所述参数包括晶体管的沟道宽度和长度。
10.在一个优选例中，所述偏置电压生成电路包括第三至第五pmos晶体管、第三至第四nmos晶体管、以及第一和第二电阻，所述第三至第五pmos晶体管的源极连接到电源端，所述第三pmos晶体管和第四pmos晶体管的栅极相连并连接到所述数模转换电路，所述第四pmos晶体管的漏极输出所述滞后相位控制信号并连接到所述第一电阻的一端、以及所述第三和第四nmos晶体管的栅极，所述第一电阻的另一端连接到所述第三nmos晶体管的漏极，所述第五pmos晶体管的漏极连接到所述第二电阻的一端，所述第五nmos晶体管的栅极连接到所述第二电阻的另一端和所述第四nmos晶体管的漏极并输出超前相位控制信号。
11.在一个优选例中，所述第一延迟单元包括反相器，所述反相器的输入连接到所述输入时钟信号，输出连接到所述连接单元。
12.在一个优选例中，所述第二延迟单元包括反相器，所述反相器的输入连接到所述连接单元，输出连接到所述相位滞后单元的输入。
13.本技术还公开了一种基于相位插值器的时钟偏斜校准电路，包括：
14.偏置电压生成电路，所述偏置电压生成电路根据数模转换电路的输出生成超前相位控制信号和滞后相位控制信号；
15.若干个时钟延迟控制支路，每个时钟延迟控制支路具有至少一级延迟控制电路，每一级所述延迟控制电路包括：相位超前单元、第一延迟单元、相位滞后单元、第二延迟单元和连接单元，所述相位滞后单元与所述第二延迟单元串联之后再与所述相位超前单元和所述第一延迟单元相互并联；所述相位超前单元接收多路输入时钟信号中的一路输入时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位超前时钟信号到所述连接单元，所述第一延迟单元接收所述输入时钟信号并输出第一延迟时钟信号到所述连接单元，所述连接单元输出到所述第二延迟单元、以及下一级延迟控制电路的相位超前单元和第一延迟单元；所述第二延迟单元接收所述连接单元的输出并输出第二延迟时钟信号到所述相位滞后单元，所述滞后相位单元接收第二延迟时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位滞后时钟信号到所述连接单元。
16.在一个优选例中，所述时钟偏斜校准电路包括12个时钟延迟控制支路。
17.相对于现有技术，本技术的基于连接单元的时钟偏斜校准电路至少具有以下有益效果：
18.本技术提出了基于相位插值的新型延迟控制电路。在传统的延迟单元中，延迟是通过改变延迟单元的驱动能力(gm)或负载(电容)来控制的。本技术所提出的电路由n位电流数模转换电路(idac)、偏置电压生成电路和延迟控制电路组成。idac可以通过偏置电压生成电路改变偏置电压来调整较早的相位(相位超前)路径和较晚的相位(相位滞后)路径输出阻抗，因此输出时钟边沿可以更锐利或更慢。与微调电容等其他结构相比，这种结构易于设计，面积成本很小，而且由于寄生较小，功率也很小。并且该校准电路模块的抖动贡献和功耗是根据具体的时钟偏斜误差大小动态调整，即当存在最小的失配时，本技术所提出的电路产生最小抖动和消耗最小电流。
19.本技术的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本技术所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本技术上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征a b c，在另一个例子中公开了特征a b d e，而特征c和d是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征e技术上可以与特征c相组合，则，a b c d的方案因技术不可行而应当不被视为已经记载，而a b c e的方案应当视为已经被记载。
附图说明
20.图1是本技术一个实施例中基于相位插值器的延迟控制的原理图。
21.图2是本技术一个实施例中基于相位插值器的时钟偏斜校准的电路图。
22.图3是本技术一个实施例中相位超前单元和相位滞后单元的电路图。
23.图4是本技术一个实施例中偏置电压生成电路的电路图。
24.图5是本技术一个实施例中时钟偏斜校准电路输出随数模转换电路输出电流变化的示意图。
25.图6是本技术一个实施例中若干个时钟延迟控制支路的失配和抖动的示意图。
具体实施方式
26.在以下的叙述中，为了使读者更好地理解本技术而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本技术所要求保护的技术方案。
27.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术的实施方式作进一步地详细描述。
28.图1示出了一个实施例中基于相位插值器的延迟控制电路的原理图，包括：相位超前单元101、第一延迟单元102、相位滞后单元103、第二延迟单元104和连接单元105，相位超前单元101、第一延迟单元102、相位滞后单元103、第二延迟单元104和连接单元105构成相位插值器。所述相位滞后单元103与所述第二延迟单元104串联之后再与所述相位超前单元101和所述第一延迟单元102相互并联。所述相位超前单元101输出相位超前时钟信号到所述连接单元105，所述第一延迟单元102接收所述输入时钟信号并输出第一延迟时钟信号到所述连接单元105，所述连接单元105输出到所述第二延迟单元104。所述第二延迟单元104接收所述连接单元的输出并输出第二延迟时钟信号到所述相位滞后单元103，所述相位滞后单元103接收第二延迟时钟信号输出相位滞后时钟信号到所述连接单元105。连接单元105接收相位超前单元101、第一延迟单元102和相位滞后单元103输入的信号，将上述不同输入信号混合连接在一起产生新的输出。连接单元105在物理上可以由金属连接线来实现。
29.在一个实施例中，所述第一延迟单元102包括反相器，所述反相器的输入连接到所述输入时钟信号in，输出连接到所述连接单元105。
30.在一个实施例中，所述第二延迟单元104包括反相器，所述反相器的输入连接到所
述连接单元105，输出连接到所述相位滞后单元103的输入。
31.图2示出了一个实施例中基于相位插值器的时钟偏斜校准电路的电路图。时钟偏斜校准电路包括偏置电压生成电路206、至少一级延迟控制电路。延迟控制电路可以是图1中的电路，图2中示出了两级延迟控制电路208、208’。所述偏置电压生成电路206根据数模转换电路(图中未示出)的输出bsin生成超前相位控制信号bsp和滞后相位控制信号bsn。每一级所述延迟控制电路208、208’包括：相位超前单元201,201’、第一延迟单元202,202’、相位滞后单元203,203’、第二延迟单元204,204’和连接单元。所述相位滞后单元203,203与所述第二延迟单元204,204’串联之后再与所述相位超前单元201,201’和所述第一延迟单元202,202’相互并联。所述相位超前单元201接收输入时钟信号in并根据所述超前相位控制信号bsp和滞后相位控制信号bsn输出相位超前时钟信号到所述连接单元，所述第一延迟单元202接收所述输入时钟信号并输出第一延迟时钟信号到所述连接单元，所述连接单元输出到所述第二延迟单元203、以及下一级延迟控制电路208’的相位超前单元201’和第一延迟单元202’。所述第二延迟单元203接收所述连接单元的输出并输出第二延迟时钟信号到所述相位滞后单元204，所述相位滞后单元204接收第二延迟时钟信号并根据所述超前相位控制信号bsp和滞后相位控制信号bsn输出相位滞后时钟信号到所述连接单元。
32.图3示出了一个实施例中相位超前单元和相位滞后单元的电路图。所述相位超前单元和所述相位滞后单元各自包括：第一pmos晶体管p1、第一nmos晶体管n1、第二pmos晶体管p2和第二nmos晶体管n2。所述第一pmos晶体管p1的栅极连接到所述超前相位控制信号bsp，源极连接到电源端，漏极连接到所述第二pmos晶体管n2的源极。所述第一nmos晶体管n1的栅极连接到所述滞后相位控制信号bsn，源极连接到地端，漏极连接到所述第二nmos晶体管n2的源极。所述第二pmos晶体管p2和所述第二nmos晶体管n2的栅极相连作为时钟信号输入端in，所述第二pmos晶体管p2和所述第二nmos晶体管n2的漏极相连作为时钟信号输出端out。
33.在一个实施例中，每一级所述延迟控制电路中的所述第一pmos晶体管p1、第一nmos晶体管n1、第二pmos晶体管p2和第二nmos晶体管n2之间的参数不同，以获得不同的相位超前或相位滞后的时钟信号。在一个实施例中，所述参数包括晶体管的沟道宽度和长度。
34.图4示出了一个实施例中偏置电压生成电路的电路图。所述偏置电压生成电路包括第三pmos晶体管p3、第四pmos晶体管p4、第五pmos晶体管p5、第三nmos晶体管n3、第四nmos晶体管n4、第一电阻r1和第二电阻r2，所述第三pmos晶体管p3、第四pmos晶体管p4和第五pmos晶体管p5的源极连接到电源端，所述第三pmos晶体管p3和第四pmos晶体管p4的栅极相连并连接到所述数模转换电路，所述第四pmos晶体管p4的漏极输出所述滞后相位控制信号bsn并连接到所述第一电阻r1的一端、以及所述第三nmos晶体管n3的栅极和第四nmos晶体管n4的栅极，所述第一电阻r1的另一端连接到所述第三nmos晶体管n3的漏极，所述第五pmos晶体管n5的漏极连接到所述第二电阻r2的一端，所述第五nmos晶体管n5的栅极连接到所述第二电阻r2的另一端和所述第四nmos晶体管n4的漏极并输出超前相位控制信号bsp。
35.本实施例中idac通过偏置电压生成电路改变偏置电压来调整较早的相位(相位超前)路径和较晚的相位(相位滞后)路径输出阻抗，因此输出时钟边沿可以更锐利或更慢。图5示出了一个实施例中图2中所示的时钟偏斜校准电路输出out随数模转换电路输出电流bsin的变化，其中ip为相位滞后控制电流，in为相位超前控制电流。
36.本技术的另一个实施例中还公开了一种基于相位插值器的时钟偏斜校准电路，包括：偏置电压生成电路、若干个时钟延迟控制支路。在一个实施例中，所述时钟偏斜校准电路包括12个时钟延迟控制支路。所述偏置电压生成电路根据数模转换电路的输出生成超前相位控制信号和滞后相位控制信号。每个时钟延迟控制支路具有至少一级延迟控制电路，每一级所述延迟控制电路包括：相位超前单元、第一延迟单元、相位滞后单元、第二延迟单元和连接单元，所述相位滞后单元与所述第二延迟单元串联之后再与所述相位超前单元和所述第一延迟单元相互并联；所述相位超前单元接收多路输入时钟信号中的一路输入时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位超前时钟信号到所述连接单元，所述第一延迟单元接收所述输入时钟信号并输出第一延迟时钟信号到所述连接单元，所述连接单元输出到所述第二延迟单元、以及下一级延迟控制电路的相位超前单元和第一延迟单元；所述第二延迟单元接收所述连接单元的输出并输出第二延迟时钟信号到所述相位滞后单元，所述滞后相位单元接收第二延迟时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位滞后时钟信号到所述连接单元。
37.本实施例中一个时钟延迟控制支路可以包括图2中所示的多级延迟控制电路，若干个时钟延迟控制支路共用一个图2中的偏置电压生成电路206。应当理解，若干个时钟延迟控制支路也可以采用单独的骗纸电压生成电路。图6示出了一个实施例中若干个时钟延迟控制支路的失配(mismatch)和抖动(jitter)的示意图。该校准电路模块的抖动贡献和功耗是根据具体的时钟偏斜误差大小动态调整，当存在小的失配时，本技术所提出的电路具有最小的抖动和最小的功率。
38.需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
39.在本说明书提及的所有文献都被认为是整体性地包括在本技术的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。