一种支持分区并发访问的软硬件协同存储器组织方法及装置与流程

1.本发明涉及存储器设计技术领域，具体而言，涉及一种支持分区并发访问的软硬件协同存储器组织方法及装置。


背景技术：

2.随着科学技术的发展和应用需求的激增，处理器需要面向不同应用领域的高性能需求。在片上集成大量的计算单元成为当前提高单芯片计算性能的主要方式，科学计算和人工智能领域均涌现出了各种集成上千个计算单元的高性能处理器或加速器。比如nvidia最新的a100加速器集成了6912个cuda计算核，amd的mi100集成了7680个计算核心。这些处理器或加速器提供了高度并行的高性能算力，但是也对访存提出了更高的要求：高度并行的计算单元会产生高并行度的访存，对访存的需求急剧增大，访存瓶颈日益加剧。提升片上存储器的可访存并行度是解决这一挑战的方法之一。
3.目前的高性能处理器设计中可以提供大容量的片上存储器以提高数据访问的时间局部性和空间局部性，但是却无法解决存储器访问的高并行度问题。现有的技术方案基本上分为三种：1）单端口存储器设计：常见的存储器设计为单端口存储器，同一时间只能允许一个访存请求执行；2）多端口存储器设计：存储器设计为多端口，例如多个读写端口的存储器。多个计算单元/请求源可以通过多端口同时访问该存储器；3）多存储器设计：设计多个存储器，配备多套访问管理部件。多个计算单元/请求源可以同时访问各自对应的存储器。
4.现有存储器的设计虽然可以解决部分并发访问的问题，但是也存在着一定的缺点：1）单端口存储器设计：单端口存储器设计方法在同一时间只能允许一个访存请求执行，无法满足多个计算单元/请求源的高并行度访问需求，多个计算单元/请求源只能串行访问存储器，性能低，应用程序执行延迟大；2）多端口存储器设计：多端口存储器设计虽然可以解决一定的并行度问题，但是多端口的实现导致存储器开销较大，并且需要程序员或者后端实现保证多端口对同一访存地址访问的读写一致性问题，增加了设计和实现复杂性；3）多存储器设计：多个存储器的设计可以从根本上解决高并行度的问题，但是需要配备多套存储管理部件，开销大，增加了设计和实现的复杂性。同时，这种设计方法数据交互性差，程序员需要明确不同数据所在的存储器，增加了编程的复杂性。


技术实现要素：

5.为了解决上述问题，本技术实施例提供了一种支持分区并发访问的软硬件协同存储器组织方法及装置。
6.第一方面，本技术实时例提供了一种支持分区并发访问的软硬件协同存储器组织方法，包括如下步骤：s1：将存储器基于预设区分方式从逻辑上划分为地址连续的多个可独立访问的存储体；s2：获取来自多个计算单元/请求源发送的多个请求信息，基于请求信息和逻辑划分模式匹配对应的存储体，将每个请求信息分别发送至对应的存储体；s3：接收对应的计算单元/请求源的请求信息，基于请求信息和逻辑划分模式获取该计算单元/请求源相匹配的存储体，将该存储体的访存请求数据发送至对应的计算单元/请求源。
7.优选的，步骤s1中具体包括：步骤s11a和步骤s11b两个中的一个；其中s11a：获取存储器上多个连续的访存地址，基于访存地址的高位对多个访存地址分别进行区分；s11b：在存储器上不同区域设置与访存请求带有的标识相匹配的划分标识，基于划分标识对存储器的不同区域进行区分；以及s12：根据区分情况将存储器划分为多个可独立访问的存储体。
8.优选的，步骤s2中具体包括：s21：设置多个解析单元；s22：接收来自多个计算单元/请求源发送的多个请求信息，将多个请求信息分别发送至每个解析单元；s23：获取存储器的区分方式，并将区分方式发送至每个解析单元；s24：每个解析单元分别对每个请求信息进行解析并根据区分方式对解析后的请求信息与每个存储体的匹配关系进行判断，如果请求信息和目标存储体判断成功则将该请求信息发送至对应的存储体。
9.优选的，步骤s3中具体包括：s31：设置多个选择单元；s32：接收多个来自计算单元/请求源发送的多个请求信息，分别将每个计算单元/请求源的请求信息发送至唯一对应的选择单元；s33：每个选择单元从该计算单元/请求源的请求信息中选择出逻辑划分模式关键信息并根据逻辑划分模式关键信息对该计算单元/请求源与每个存储体的匹配关系进行判断，如果计算单元/请求源与目标存储体判断成功则将该存储体内的访存请求数据发送至对应的计算单元/请求源。
10.第二方面，本技术实施例提供了一种支持分区并发访问的软硬件协同存储器组织装置，包括逻辑划分模块，用以将存储器从逻辑上划分为地址连续的多个可独立访问的存储体；存储访问模块，用以获取来自多个计算单元/请求源发送的多个请求信息，基于请求信息和逻辑划分模式匹配对应的存储体，将每个请求信息分别发送至对应的存储体；数据选择模块，接收对应的计算单元/请求源的请求信息，基于请求信息和逻辑划
分模式获取每个存储体匹配的计算单元/请求源，将每个存储体的访存请求数据发送至对应的计算单元/请求源。
11.优选的，所述逻辑划分模块包括地址获取单元、标识设置单元两个中的一个以及划分单元；其中地址获取单元，用以获取存储器上多个连续的访存地址，基于访存地址的高位对多个访存地址分别进行区分；标识设置单元，用以在存储器上不同区域设置与访存请求带有的标识相匹配的划分标识，基于划分标识对存储器的不同区域进行区分；划分单元，用以根据区分情况将存储器划分为多个可独立访问的存储体。
12.优选的，所述存储访问模块包括多个解析单元；第一信息接收单元，用以接收来自多个计算单元/请求源发送的多个请求信息，将多个请求信息分别发送至每个解析单元；区分获取单元，用以获取存储器的区分方式，并将区分方式发送至每个解析单元；每个解析单元分别对每个请求信息进行解析并根据区分方式对解析后的请求信息与每个存储体的匹配关系进行判断，如果请求信息和目标存储体判断成功则将该请求信息发送至对应的存储体。
13.优选的，所述数据选择模块包括多个选择单元；第二信息接收单元，用以接收多个来自计算单元/请求源发送的多个请求信息，分别将每个计算单元/请求源的请求信息发送至唯一对应的选择单元；每个选择单元从该计算单元/请求源的请求信息中选择出逻辑划分模式关键信息并根据逻辑划分模式关键信息对该计算单元/请求源与每个存储体的匹配关系进行判断，如果计算单元/请求源与目标存储体判断成功则将该存储体内的访存请求数据发送至对应的计算单元/请求源。
14.第三方面，本技术实施例提供了一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如第一方面或第一方面的任意一种可能的实现方式提供的方法的步骤。
15.第四方面，本技术实施例提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如第一方面或第一方面的任意一种可能的实现方式提供的方法的步骤。
16.本发明的有益效果为：1）设计简单，实现代价小：在本发明的支持下，逻辑上划分出的独立的多套存储体无需配备多套存储管理部件。整个存储体只需配备开销较小的存储访问模块和数据选择模块即可实现高并行度的访问处理，设计复杂度低，实现开销小。
17.2）可实现较高的访存性能：在本发明的支持下，存储器可以并发处理不同存储区域的访存请求，降低由于访存竞争引起的访存延迟。
18.3）对程序员透明：在本发明的支持下，程序员无需考虑存储体的组织方式和划分方式。访存解析和数据选择均由硬件实现，对程序员透明。程序员只需要根据设定的区分模式来使用存储体来完成高并行度的访问即可，降低了编程复杂性。
附图说明
19.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1为本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织方法的流程示意图；图2为本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织装置的结构示意图；图3为本技术实施例提供的一种电子设备的结构示意图；图4为本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织装置中的存储访问模块的原理图；图5为本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织装置中的数据选择模块的原理图；图6为本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织装置中的存储器划分为两个存储体的结构示意图；图7为本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织装置中的包括高性计算核心和智能加速核心的处理器分区并发访问时的原理图。
具体实施方式
21.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。
22.在下述介绍中，术语“第一”、“第二”仅为用于描述的目的，而不能理解为指示或暗示相对重要性。下述介绍提供了本技术的多个实施例，不同实施例之间可以替换或者合并组合，因此本技术也可认为包含所记载的相同和/或不同实施例的所有可能组合。因而，如果一个实施例包含特征a、b、c，另一个实施例包含特征b、d，那么本技术也应视为包括含有a、b、c、d的一个或多个所有其他可能的组合的实施例，尽管该实施例可能并未在以下内容中有明确的文字记载。
23.下面的描述提供了示例，并且不对权利要求书中阐述的范围、适用性或示例进行限制。可以在不脱离本技术内容的范围的情况下，对描述的元素的功能和布置做出改变。各个示例可以适当省略、替代或添加各种过程或组件。例如所描述的方法可以以所描述的顺序不同的顺序来执行，并且可以添加、省略或组合各种步骤。此外，可以将关于一些示例描述的特征组合到其他示例中。
24.请参阅图1。图1是本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织方法的流程示意图。在本技术实施例中，方法包括如下步骤：s1：将存储器基于预设区分方式从逻辑上划分为地址连续的多个可独立访问的存储体；s2：获取来自多个计算单元/请求源发送的多个请求信息，基于请求信息和逻辑划分模式匹配对应的存储体，将每个请求信息分别发送至对应的存储体；s3：接收对应的计算单元/请求源的请求信息，基于请求信息和逻辑划分模式获取
该计算单元/请求源相匹配的存储体，将该存储体的访存请求数据发送至对应的计算单元/请求源。
25.在本技术实施例中，本发明通过提出一种支持分区并发访问的软硬件协同存储器组织方法和装置，实现多个计算单元/请求源对片上存储器的并发访问问题。这种软硬件系统的存储器组织方法和装置设计复杂度低，实现代价小。并且这种并发访问的实现方法对程序员透明，为程序员编程提供便利性和灵活性。本发明将存储体从逻辑上划分为地址连续的多个可独立访问存储体，通过地址空间解析或者标识解析模式处理多个计算单元/请求源的访存请求，并将访存请求数据返回给计算单元/请求源。这种逻辑上的独立存储体访问对程序员透明。
26.在一种可实施方式中，步骤s1中具体包括：步骤s11a和步骤s11b两个中的一个；其中s11a：获取存储器上多个连续的访存地址，基于访存地址的高位对多个访存地址分别进行区分；s11b：在存储器上不同区域设置与访存请求带有的标识相匹配的划分标识，基于划分标识对存储器的不同区域进行区分；以及s12：根据区分情况将存储器划分为多个可独立访问的存储体。
27.在本技术实施例中，本发明将存储体从逻辑上划分为地址连续的多个可独立访问的存储体。这种逻辑上的划分可以采用多种方式：通过访存地址高位区分，程序员只需按照常规的访存地址访问数据即可；或者通过处理器支持的标识区分，程序员在发出访存请求时根据需求带上标识。
28.在一种可实施方式中，步骤s2中具体包括：s21：设置多个解析单元；s22：接收来自多个计算单元/请求源发送的多个请求信息，将多个请求信息分别发送至每个解析单元；s23：获取存储器的区分方式，并将区分方式发送至每个解析单元；s24：每个解析单元分别对每个请求信息进行解析并根据区分方式对解析后的请求信息与每个存储体的匹配关系进行判断，如果请求信息和目标存储体判断成功则将该请求信息发送至对应的存储体。
29.在本技术实施例中，本发明为逻辑上多个可独立访问的存储体设置多套存储访问解析装置。存储访问解析装置根据设定的区分方式将来自多个计算单元/请求源的进行比较判断，若判断成功则将选定的请求发送到对应的逻辑上可独立访问的存储体。
30.参见图4，如图4为本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织装置中的存储访问模块的原理图。将存储体按照设定的模式将存储体划分为n个逻辑上独立的存储体。m个计算单元/请求源将器并发访存请求将同时送到多套解析单元。每个解析单元对m个访存请求进行解析和判断，将判定选择出的请求信息发送到对应的逻辑存储体上。m个访存请求访问的不是同一个标识存储体时，n套解析单元会将其映射到多个存储体并发访问。
31.在一种可实施方式中，步骤s3中具体包括：s31：设置多个选择单元；
s32：接收多个来自计算单元/请求源发送的多个请求信息，分别将每个计算单元/请求源的请求信息发送至唯一对应的选择单元；s33：每个选择单元从该计算单元/请求源的请求信息中选择出逻辑划分模式关键信息并根据逻辑划分模式关键信息对该计算单元/请求源与每个存储体的匹配关系进行判断，如果计算单元/请求源与目标存储体判断成功则将该存储体内的访存请求数据发送至对应的计算单元/请求源。
32.在本技术实施例中，本发明提供了数据选择装置将多个逻辑上独立的存储体出数选择后返回给多个计算单元/请求源。
33.参见图5，图5为本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织装置中的数据选择模块的原理图。本发明为m个计算单元/请求源设置n套选择单元。选择单元接收对应的计算单元/请求源的请求信息，根据请求信息和逻辑划分模式判定当前计算单元/请求源所需数据的逻辑存储体来源：从请求信息中选择出逻辑划分模式关键信息，并判与n个逻辑独立的存储体标识判相等。对n个逻辑上独立存储体的数据进行选择后返回给计算单元/请求源。
34.参见图6，图6为本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织装置中的存储器划分为两个存储体的结构示意图。一个处理器芯片中包含了两个计算核心：高性计算核心和智能加速核心。智能加速核心采用异步计算加速引擎方式与高性能计算核心耦合，二者以异步方式同时运行，可以同时访问片上存储器。为了实现异步计算高效执行，减少单端口片上存储器由多个请求源共享访问时的冲突，片上存储器设计成伪双端口结构。虚拟双端口片上存储器总大小为256kb，内部逻辑上被划分为左右半区各128kb的存储空间，保证高性能计算核心和智能加速核心对片上存储器的同时访问，有效利用计算过程中的数据空间局部性和时间局部性，降低访存带宽、提升计算密度。
35.参见图7，图7为本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织装置中的包括高性计算核心和智能加速核心的处理器分区并发访问时的原理图。片上存储器伪双端口结构可以满足高性能计算核心和智能加速核心的并行访问需求，在智能加速核心进行异步加速同时，高性能计算核心预处理下一批数据，将通信延迟隐藏在运算过程中。智能加速核心与高性能计算核心运算及访存（simd计算 dma访存）并行访问片上存储器非同一半区，在智能加速核心处理当前当前轮的计算时，高性能计算核心可以访问非同一半区的片上存储器数据以完成下一批数据的部署和预处理，待智能加速核心完成当前轮的计算时可以立即开始下一轮数据的计算。这种非同一半区的同时、交替访问可以实现计算延迟和访存延迟隐藏，为人工智能应用提供高效的计算和访存效能。
36.下面将结合附图2，对本技术实施例提供的支持分区并发访问的软硬件协同存储器组织装置进行详细介绍。需要说明的是，附图2所示的支持分区并发访问的软硬件协同存储器组织装置，用于执行本技术图1所示实施例的方法，为了便于说明，仅示出了与本技术实施例相关的部分，具体技术细节未揭示的，请参照本技术图1所示的实施例。
37.请参见图2，图2是本技术实施例提供的一种支持分区并发访问的软硬件协同存储器组织装置的结构示意图。如图2所示，装置包括逻辑划分模块201，用以将存储器从逻辑上划分为地址连续的多个可独立访问的存储体；
存储访问模块202，用以获取来自多个计算单元/请求源发送的多个请求信息，基于请求信息和逻辑划分模式匹配对应的存储体，将每个请求信息分别发送至对应的存储体；数据选择模块203，接收对应的计算单元/请求源的请求信息，基于请求信息和逻辑划分模式获取每个存储体匹配的计算单元/请求源，将每个存储体的访存请求数据发送至对应的计算单元/请求源。
38.在本实施例中，所述逻辑划分模块201包括地址获取单元、标识设置单元两个中的一个以及划分单元；其中地址获取单元，用以获取存储器上多个连续的访存地址，基于访存地址的高位对多个访存地址分别进行区分；标识设置单元，用以在存储器上不同区域设置与访存请求带有的标识相匹配的划分标识，基于划分标识对存储器的不同区域进行区分；划分单元，用以根据区分情况将存储器划分为多个可独立访问的存储体。
39.在一种可实施方式中，所述存储访问模块202包括多个解析单元；第一信息接收单元，用以接收来自多个计算单元/请求源发送的多个请求信息，将多个请求信息分别发送至每个解析单元；区分获取单元，用以获取存储器的区分方式，并将区分方式发送至每个解析单元；每个解析单元分别对每个请求信息进行解析并根据区分方式对解析后的请求信息与每个存储体的匹配关系进行判断，如果请求信息和目标存储体判断成功则将该请求信息发送至对应的存储体。
40.在一种可实施方式中，所述数据选择模块203包括多个选择单元；第二信息接收单元，用以接收多个来自计算单元/请求源发送的多个请求信息，分别将每个计算单元/请求源的请求信息发送至唯一对应的选择单元；每个选择单元从该计算单元/请求源的请求信息中选择出逻辑划分模式关键信息并根据逻辑划分模式关键信息对该计算单元/请求源与每个存储体的匹配关系进行判断，如果计算单元/请求源与目标存储体判断成功则将该存储体内的访存请求数据发送至对应的计算单元/请求源。
41.本领域的技术人员可以清楚地了解到本技术实施例的技术方案可借助软件和/或硬件来实现。本说明书中的“单元”、“模块”是指能够独立完成或与其他部件配合完成特定功能的软件和/或硬件，其中硬件例如可以是现场可编程门阵列（field－programmable gate array，fpga）、集成电路（integrated circuit，ic）等。
42.本技术实施例的各处理单元和/或模块，可通过实现本技术实施例的功能的模拟电路而实现，也可以通过执行本技术实施例的功能的软件而实现。
43.参见图3，其示出了本技术实施例所涉及的一种电子设备的结构示意图，该电子设备可以用于实施图1所示实施例中的方法。如图3所示，电子设备300可以包括：至少一个中央处理器301，至少一个网络接口304，用户接口303，存储器305，至少一个通信总线302。
44.其中，通信总线302用于实现这些组件之间的连接通信。
45.其中，用户接口303可以包括显示屏（display）、摄像头（camera），可选用户接口303还可以包括标准的有线接口、无线接口。
46.其中，网络接口304可选的可以包括标准的有线接口、无线接口（如wi-fi接口）。
47.其中，中央处理器301可以包括一个或者多个处理核心。中央处理器301利用各种接口和线路连接整个电子设备300内的各个部分，通过运行或执行存储在存储器305内的指令、程序、代码集或指令集，以及调用存储在存储器305内的数据，执行终端300的各种功能和处理数据。可选的，中央处理器301可以采用数字信号处理（digital signal processing，dsp）、现场可编程门阵列（field-programmable gate array，fpga）、可编程逻辑阵列（programmable logic array，pla）中的至少一种硬件形式来实现。中央处理器301可集成中央中央处理器（central processing unit，cpu）、图像中央处理器（graphics processing unit，gpu）和调制解调器等中的一种或几种的组合。其中，cpu主要处理操作系统、用户界面和应用程序等；gpu用于负责显示屏所需要显示的内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到中央处理器301中，单独通过一块芯片进行实现。
48.其中，存储器305可以包括随机存储器（random access memory，ram），也可以包括只读存储器（read-only memory）。可选的，该存储器305包括非瞬时性计算机可读介质（non-transitory computer-readable storage medium）。存储器305可用于存储指令、程序、代码、代码集或指令集。存储器305可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于至少一个功能的指令（比如触控功能、声音播放功能、图像播放功能等）、用于实现上述各个方法实施例的指令等；存储数据区可存储上面各个方法实施例中涉及到的数据等。存储器305可选的还可以是至少一个位于远离前述中央处理器301的存储装置。如图3所示，作为一种计算机存储介质的存储器305中可以包括操作系统、网络通信模块、用户接口模块以及程序指令。
49.在图3所示的电子设备300中，用户接口303主要用于为用户提供输入的接口，获取用户输入的数据；而中央处理器301可以用于调用存储器305中存储的支持分区并发访问的软硬件协同存储器组织应用程序，并具体执行以下操作：s1：将存储器基于预设区分方式从逻辑上划分为地址连续的多个可独立访问的存储体；s2：获取来自多个计算单元/请求源发送的多个请求信息，基于请求信息和逻辑划分模式匹配对应的存储体，将每个请求信息分别发送至对应的存储体；s3：接收对应的计算单元/请求源的请求信息，基于请求信息和逻辑划分模式获取该计算单元/请求源相匹配的存储体，将该存储体的访存请求数据发送至对应的计算单元/请求源。
50.本技术还提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述方法的步骤。其中，计算机可读存储介质可以包括但不限于任何类型的盘，包括软盘、光盘、dvd、cd-rom、微型驱动器以及磁光盘、rom、ram、eprom、eeprom、dram、vram、闪速存储器设备、磁卡或光卡、纳米系统（包括分子存储器ic），或适合于存储指令和/或数据的任何类型的媒介或设备。
51.需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列
的动作组合，但是本领域技术人员应该知悉，本技术并不受所描述的动作顺序的限制，因为依据本技术，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本技术所必须的。
52.在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
53.在本技术所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些服务接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。
54.作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
55.另外，在本技术各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
56.集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储器中。基于这样的理解，本技术的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储器中，包括若干指令用以使得一台计算机设备（可为个人计算机、服务器或者网络设备等）执行本技术各个实施例方法的全部或部分步骤。而前述的存储器包括：u盘、只读存储器（read-only memory， rom）、随机存取存储器（random access memory，ram）、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
57.本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通进程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储器中，存储器可以包括：闪存盘、只读存储器（read-only memory， rom）、随机存取器（random access memory，ram）、磁盘或光盘等。
58.以上者，仅为本公开的示例性实施例，不能以此限定本公开的范围。即但凡依本公开教导所作的等效变化与修饰，皆仍属本公开涵盖的范围内。本领域技术人员在考虑说明书及实践这里的公开后，将容易想到本公开的其实施方案。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未记载的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的范围和精神由权利要求限定。