静态随机存取存储器电路及电子产品的制作方法

1.本发明涉及低功耗控制技术领域，特别涉及一种静态随机存取存储器电路及电子产品。


背景技术：

2.静态功耗即电源和地导通时所消耗的功耗，当电路没有工作时，漏电流将会流过电路，因此静态功耗也可以指漏电流功耗。
3.在可穿戴设备/车载芯片等需要控制功耗的应用方向上，静态随机存取存储器(static random-access memory，sram)的静态功耗一直是不可忽视的一部分。由于sram存储原理的特殊性，不能通过切断供电来降低静态功耗，因此在低功耗sram设计中，通常会选择引入睡眠模式(sleep mode)与源偏置(source bias)机制，并通过存储阵列(array)部分降压来实现静态功耗降低。
4.然而，目前在sram的工作电压(1v～2v)范围下，没有较好的自适应源偏置方案，来用于sram静态功耗的降低。


技术实现要素：

5.本发明的目的在于提供一种静态随机存取存储器电路及电子产品，电路简单，可实现自适应调节，灵敏度高。
6.为实现上述目的，本发明提供一种静态随机存取存储器电路，其包括：
7.存储阵列，用于存储数据；
8.源偏置电路，耦接所述存储阵列，用于向所述存储阵列提供源偏置电压；
9.控制电路，耦接所述源偏置电路，用于将所述源偏置电路输出的源偏置电压和一参考电压进行对比，并根据对比结果输出反馈信号来控制所述源偏置电路输出的源偏置电压。
10.可选的，所述控制电路包括灵敏放大器。
11.可选的，所述灵敏放大器包括：
12.第一开关单元，用于在一控制信号的控制下导通，以接入所述源偏置电压；
13.第二开关单元，用于在所述控制信号的控制下导通，以接入所述参考电压；
14.耦合反相单元，耦接所述第一开关单元和所述第二开关单元，用于比较所述源偏置电压和所述参考电压；
15.输出单元，耦接所述耦合反相单元，用于根据所述耦合反相单元的比较结果输出所述反馈信号。
16.可选的，所述第一开关单元包括第一mos管，所述第二开关单元包括第二mos管；所述第一mos管和所述第二mos管的栅极均接入所述控制信号，所述第一mos管的源极接入所述源偏置电压，所述第二mos管的源极接入所述参考电压；所述第一mos管的漏极与所述耦合反相单元的第一端口、所述输出单元的一端耦接，所述第二mos管的漏极与所述耦合反相
单元的第二端口、所述输出单元的另一端耦接。
17.可选的，所述耦合反相单元包括第三至第六mos管，第三mos管的源极和第四mos管的源极均接入用于给所述控制电路供电的第一电源电压，第五mos管的源极和第六mos管的源极耦接，第三mos管的漏极和第五mos管的漏极耦接并作为所述耦合反相单元的第一端口，所述第四mos管的漏极和所述第六mos管的漏极耦接并作为所述耦合反相单元的第二端口，所述第三mos管的栅极和所述第五mos管的栅极耦接并耦接至所述第二端口，所述第四mos管的栅极和所述第六mos管的栅极耦接并耦接至所述第一端口。
18.可选的，所述输出单元包括：第一与非逻辑电路、第二与非逻辑电路、第一反相逻辑电路；所述第一与非逻辑电路的第一输入端耦接所述耦合反相单元的第二端口，所述第一与非逻辑电路的第二输入端耦接所述第二与非逻辑电路的输出端以及所述第一反相逻辑电路的输入端；所述第二与非逻辑电路的第一输入端耦接所述第一与非逻辑电路的输出端，所述第二与非逻辑电路的第二输入端耦接所述耦合反相单元的第一端口；所述第一反相逻辑电路的输出端耦接所述源偏置电路。
19.可选的，所述灵敏放大器还包括下拉开关单元，耦接所述耦合反相单元，用于在所述控制信号的控制下导通，以向所述耦合反相单元提供第二电源电压。
20.可选的，所述源偏置电路包括：
21.第二反相逻辑电路，耦接所述控制电路的输出端，用于接入所述反馈信号并输出与所述反馈信号反相的反相信号；
22.至少两支压降程度不同的压降支路，且至少一支所述压降支路耦接所述控制电路的输出端，并用于在所述反馈信号的控制下提供相应程度的压降，至少另一支所述压降支路耦接所述第二反相逻辑电路的输出端，并用于在所述反相信号的控制下提供相应程度的压降；
23.其中，所有所述压降支路同一时间提供的压降总和为所述源偏置电路提供的源偏置电压。
24.可选的，所述压降支路包括级联的至少两个mos管，且压降程度不同的压降支路中级联的mos管的数量不同。
25.基于同一发明构思，本发明还提供一种电子产品，其包括如本发明所述的静态随机存取存储器电路。
26.与现有技术相比，本发明的技术方案，至少具有以下有益效果之一：
27.1、在控制电路的反馈下，源偏置电路可以实现自适应调节；
28.2、逻辑简单，灵敏度高，通用性强，电路面积增加少，例如可以控制到电路面积仅增加0.5％左右；
29.3、额外增加的功耗仅产生在控制电路进行电压对比时，且在系统进入睡眠模式(sleep mode)后可以切断该控制电路的供电，由此不会在睡眠模式下额外增加静态功耗。
附图说明
30.图1是现有的一种sram采用源偏置机制降低功耗的电路架构示意图。
31.图2是现有的一种sram中采用电压跟随模拟电路降低功耗的电路架构示意图。
32.图3是本发明具体实施例的静态随机存取存储器电路的系统架构示意图。
33.图4是本发明具体实施例的静态随机存取存储器电路中的控制模块的具体电路示例结构示意图。
34.图5是本发明具体实施例的静态随机存取存储器电路中的源偏置模块的具体电路示例结构示意图。
35.图6是本发明具体实施例的静态随机存取存储器电路中相应信号的时序示意图。
具体实施方式
36.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。自始至终相同附图标记表示相同的元件。应当明白，当元件被称为"连接到"、“耦接”其它元件时，其可以直接地连接其它元件，或者可以存在居间的元件。相反，当元件被称为"直接连接到"其它元件时，则不存在居间的元件。在此使用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚的指出另外的方式。还应明白术语“包括”用于确定可以特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任何及所有组合。
37.请参考图1，现有技术中，为实现sram的数据安全和低功耗的平衡，一种方案是，过引入源偏置电路20，并通过外加控制信号b0、b1加以控制源偏置电路20的输出，给sram的存储阵列10提供不同程度的压降(即源偏置电压)vddc，其中，可以通过可编程控制结构(例如译码电路)生成满足不同工作模式下的控制信号b0、b1的组合，来选择对应的源偏置电压vddc档位设置。这种方法，电路结构简单，使用灵活，无额外功耗引入。但是其具有以下缺点：(1)为保证数据安全，此方案需要保守设计，功耗降低效果不明显；(2)无法实现自适应调节；(3)在外部环境条件变化下，sram的存储阵列的降压效果不可控，尤其是当存储阵列10的压降超过数据保持电压(data retentionvoltage，drv)时，会造成数据的破坏，因此sram的降压效果通常会选择偏保守的设计。数据保持电压drv是指空闲状态下sram中保持数据的最小电压。
38.请参考图2，现有技术中，为了能够实现自适应调节的效果，通常会引入电压跟随模拟电路30来向存储阵列10提供相应的源偏置电压vddc。电压跟随模拟电路30可以接入电阻r1和r2分压前后的电压，进而根据所得的分压结果，自适应调节其输出的源偏置电压vddc，从而可实现自适应调节，灵敏度高，但是该方法具有以下缺点：(1)电压跟随模拟电路30的结构复杂，其通常包括电流源、基准电压生成器、电压跟随器等，明显增加电路面积，且增加的模块(例如电流源、基准电压生成器、电压跟随器等)本身会带来额外的功耗，且在睡眠模式(sleep mode)下无法关闭；(2)通用性差，针对不同规格的sram存储器,电压跟随模拟电路30均需要重新调节设计。
39.以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用
非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
40.请参考图3，本发明一实施例提供一种静态随机存取存储器电路，其包括存储阵列10、源偏置电路20以及控制电路40。其中，存储阵列10用于存储数据，其可以在字线信号wl、位线信号bl和blb以及源偏置电压vddc和第二电源电压vss的控制下实现数据的读写、擦除等操作。源偏置电路20耦接存储阵列10，并用于向存储阵列10提供源偏置电压vddc。控制电路40耦接源偏置电路20，并用于将源偏置电路20输出的源偏置电压vddc和一参考电压vref进行对比，并根据对比结果输出反馈信号auto_sb来控制(即调节)源偏置电路20输出的源偏置电压vddc的大小。
41.可选的，所述控制电路40包括灵敏放大器。
42.请参考图4，进一步可选的，所述灵敏放大器包括第一开关单元401、第二开关单元402、耦合反相单元403、下拉开关单元404、输出单元405。
43.其中，第一开关单元401用于在一控制信号abs_on的控制下导通，以接入源偏置电压vddc。第二开关单元402用于在控制信号abs_on的控制下导通，以接入参考电压vref。
44.作为一种示例，请参考图4，第一开关单元401包括第一mos管p1，第二开关单元包括第二mos管p2。第一mos管p1和第二mos管p2的栅极均接入控制信号abs_on，第一mos管p1的源极接入源偏置电压vddc，第二mos管p2的源极接入参考电压vref。第一mos管p1的漏极与耦合反相单元403的第一端口d、输出单元405的一端耦接，第二mos管p2漏极与耦合反相单元403的第二端口dx、输出单元405的另一端耦接。其中，第一mos管p1和第二mos管p2可以是共栅pmos管。
45.第一mos管p1和第二mos管p2在控制信号abs_on的控制下，可以同时导通。且在第一mos管p1和第二mos管p2同时导通后，耦合反相单元403用于比较源偏置电压vddc和参考电压vref。
46.作为一种示例，请参考图4，耦合反相单元403包括第三mos管p3、第四mos管p4第五mos管n1、第六mos管n2，其中，第三mos管p3、第四mos管p4可以均为pmos管，第五mos管n1、第六mos管n2均为nmos管。第三mos管p3的源极和第四mos管p4的源极均接入用于给所述控制电路40和源偏置电路20供电的第一电源电压vdd(vdd即该静态随机存取存储器电路上电后整体的电源电压)，第五mos管n1的源极和第六mos管n2的源极耦接，第三mos管p3的漏极和第五mos管n1的漏极耦接并作为所述耦合反相单元403的第一端口d，第四mos管p4的漏极和第六mos管n2的漏极耦接并作为所述耦合反相单元403的第二端口dx，第三mos管p3的栅极和第五mos管n1的栅极耦接并耦接至第二端口dx，第四mos管p4的栅极和第六mos管n2的栅极耦接并耦接至第一端口d。
47.请参考图4，下拉开关单元404耦接耦合反相单元403的第五mos管n1的源极和第六mos管n2的源极，用于在控制信号abs_on的控制下导通，以向耦合反相单元403提供第二电源电压vss。下拉开关单元404可以包括第七mos管n3，第七mos管n3的栅极接入控制信号abs_on，第七mos管n3的漏极耦接第五mos管n1的源极和第六mos管n2的源极，第七mos管n3的源极接入第二电源电压vss，第二电源电压vss不同于第一电源电压vdd，通常用于实现该静态随机存取存储器电路的接地。
48.可选的，当第五mos管n1和第六mos管n2为nmos管时，第七mos管n3也为nmos管，第二电源电压vss为接地电压0v，即第七mos管n3源极的接地。
49.请参考图4，输出单元405耦接耦合反相单元403的第一端口d和第二端口dx，用于根据耦合反相单元403的比较结果输出反馈信号auto_sb。
50.可选的，请继续参考图4，输出单元405包括第一与非逻辑电路nand1、第二与非逻辑电路nand2、第一反相逻辑电路inv1。第一与非逻辑电路nand1的第一输入端(未标记)耦接耦合反相单元403的第二端口dx，第一与非逻辑电路nand1的第二输入端(未标记)耦接第二与非逻辑电路nand2的输出端以及第一反相逻辑电路inv1的输入端。第二与非逻辑电路nand2的第一输入端耦接第一与非逻辑电路nand1的输出端，第二与非逻辑电路nand2的第二输入端耦接耦合反相单元403的第一端口d，第一反相逻辑电路inv1的输出端耦接源偏置电路20，以向源偏置电路20提供反馈信号auto_sb。
51.其中，第一与非逻辑电路nand1、第二与非逻辑电路nand2可以采用与非门来实现，也可以采用能够实现“与非”逻辑的任意合适的电路实现，第一反相逻辑电路inv1可以采用反相器来实现，也可以采用能够实现“反相”逻辑的任意合适的电路实现，本发明对此不做具体限定。
52.请结合图6，本实施例的灵敏放大器的工作原理为：控制信号asb_on为低电平“0”时，第一mos管p1和第二mos管p2导通，将源偏置电压vddc和参考电压vref输送至耦合反相单元403的第一端口d、第二端口dx，控制信号asb_on为高电平“1”时，第一mos管p1和第二mos管p2关闭，避免噪声影响压差变化，进而影响输出结果。其中，当vddc》vref时，第二端口dx的电平变为低电平“0”，第一端口d的电平变为高电平“1”，输出的反馈信号auto_sb变为高电平“1”，反之，当vddc《vref时，第二端口dx的电平变为高电平“1”，第一端口d的电平变为低电平“0”，输出的反馈信号auto_sb变为低电平“0”。
53.可选的，请参考图5，源偏置电路20包括第二反相逻辑电路inv2以及至少两支压降程度不同的压降支路，其中，第二反相逻辑电路inv2耦接控制电路40的输出端，用于接入反馈信号auto_sb并输出与反馈信号auto_sb反相的反相信号auto_sbx。所有压降支路中，至少一支压降支路201耦接控制电路40的输出端且接入第一电源电压vdd，并用于在反馈信号auto_sb的控制下提供相应程度的压降(即将第一电源电压vdd转换为一相应档位的源偏置电压vddc后输出)，至少另一支压降支路202耦接第二反相逻辑电路inv2的输出端且接入第一电源电压vdd，并用于在反相信号auto_sbx的控制下提供相应程度的压降(即将第一电源电压vdd转换为另一相应档位的源偏置电压vddc后输出)。
54.其中，第二反相逻辑电路inv2可以采用反相器来实现，也可以采用能够实现“反相”逻辑的任意合适的电路实现，本发明对此不做具体限定。
55.应当理解的是，源偏置电路20最终输出的源偏置电压vddc的大小(即档位)与反馈信号auto_sb的电平高低及在反馈信号auto_sb和反相信号auto_sbx控制下导通的压降支路的数量有关，其中，所有所述压降支路同一时间提供的压降总和为源偏置电路20输出的源偏置电压vddc。因此，源偏置电路20输出的源偏置电压vddc的大小(即档位)可以根据反馈信号auto_sb的电平高低来自适应调节。
56.可选的，源偏置电路20中的各个压降支路包括级联的至少两个mos管，且压降程度不同的压降支路中级联的mos管的数量不同。
57.以源偏置电路20具有两支压降程度不同的压降支路201、202为例，压降支路201具有两个级联的mos管p11和mos管p12，mos管p11的栅极接入反馈信号auto_sb，mos管p11的源
极接入第一电源电压vdd，mos管p11的漏极连接mos管p12的源极，mos管p12的栅极和漏极连接且连接至源偏置电路20的输出端a。压降支路201具有三个级联的mos管p21、mos管p22、mos管p23，mos管p21的栅极接入反相信号auto_sbx，mos管p21的源极接入第一电源电压vdd，mos管p21的漏极连接mos管p22的源极，mos管p22的栅极和漏极连接且连接至mos管p23的源极，mos管p23的栅极和漏极连接且连接至源偏置电路20的输出端a。mos管p11、mos管p12、mos管p21、mos管p22、mos管p23的导电类型均相同，例如均为pmos管，由此，压降支路201、202两支压降支路在相互反相的信号auto_sb和auto_sbx的控制下不同时导通。
58.具体地，当反馈信号auto_sb为低电平“0”时，反相信号auto_sbx为高电平“1”，mos管p11导通，mos管p21关断(即截止)，压降支路201打开，压降支路202关闭，此时，源偏置电路20输出的源偏置电压vddc为压降支路201提供的压降，为较低档位。当反馈信号auto_sb为高电平“1”时，反相信号auto_sbx为低电平“0”，mos管p11关断(即截止)，mos管p21导通，压降支路201关闭，压降支路202打开，此时，源偏置电路20输出的源偏置电压vddc为压降支路202提供的压降，为较高档位。
59.需要说明的是，在系统进入睡眠模式后，控制电路40可以被断电或者因控制信号abs_on为低电平而不工作，以降低系统的静态功耗。
60.综上所述，本实施例的静态随机存储器电路，结构简单，额外增加的面积小，且容易实现模块化和标准化。而且其通过在现有电路的基础上增加控制电路，以在控制信号abs_on的控制下，将源偏置电路输出的源偏置电压vddc与参考电压vref进行比较，进而根据比较结果来实现源偏置电路输出的源偏置电压vddc的自适应调整，由此可以动态地降低sram系统的静态功耗，并保证sram系统的数据安全。此外，可以仅在每次sram系统进入sleep mode前进行一次源偏置电压vddc的检测，在进入sleep mode后可以切断控制电路40的供电，由此不会带来多余的静态功耗。
61.基于同一发明构思，本发明一实施例还提供一种电子产品，其包括如本发明所述的静态随机存取存储器电路。该电子产品由于采用了本发明所述的静态随机存取存储器电路，因此静态功耗低。
62.需要说明的是，上述各实施例中，参考电压vref可以通过带隙基准电路等任意合适的电路来提供。此外，控制电路40还可以采用其他的灵敏放大器电路来实现，也可以采用与灵敏放大器以外的其他任意合适的比较电路来实现，源偏置电路20也可以采用任意合适的电路来实现，控制电路40和源偏置电路20的具体结构并不仅仅限定于上述各实施例中的具体结构举例。
63.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。