脉冲边沿检测电路的制作方法

技术特征：
1.一种脉冲边沿检测电路，其特征在于，具备：比较器(4、41、43h、43l)，将电压信号与阈值电压进行比较并输出脉冲信号；第一边沿检测部(11)，将所述信号的上升沿、下降沿中的一方设为第一边沿、将另一方设为第二边沿时，在产生所述第一边沿的定时输出第一边沿检测信号；以及第二边沿检测部(13、17)，在产生所述第二边沿的定时输出第二边沿检测信号，所述第二边沿检测部能够检测所述第二边沿的定时被所述第一边沿检测信号控制。2.如权利要求1所述的脉冲边沿检测电路，其特征在于，具备：第一时钟同步电路(22(1))，使所述第一边沿检测信号与时钟信号同步地输出；以及第二时钟同步电路(22(2))，使所述第二边沿检测信号与所述时钟信号同步地输出。3.如权利要求1或2所述的脉冲边沿检测电路，其特征在于，将所述第一边沿检测部以及所述第二边沿检测部设为两边沿检测部时，将多个两边沿检测部级联连接。4.如权利要求1～3中任一项所述的脉冲边沿检测电路，其特征在于，将所述脉冲信号表示的二进制电平中的一方设为第一电平、将另一方设为第二电平时，所述第一边沿检测部具备第一锁存电路，该第一锁存电路从所述脉冲信号由第一电平变化为第二电平的定时起持续地输出所述第一边沿检测信号，所述第二边沿检测部具备第二锁存电路，该第二锁存电路从所述脉冲信号由第二电平变化为第一电平的定时起持续地输出所述第二边沿检测信号，所述第二锁存电路的输出状态由所述第一边沿检测信号解除。5.如权利要求4所述的脉冲边沿检测电路，其特征在于，具备延迟电路(15、51、52、53)，该延迟电路使通过所述第一边沿检测信号解除所述第二锁存电路的输出状态的定时延迟。6.如权利要求5所述的脉冲边沿检测电路，其特征在于，所述延迟电路的延迟时间被设定为比从所述第一边沿检测信号被输出的时刻起至所述第二边沿检测信号被输出的时刻为止的设想的时间短。7.如权利要求4～6中任一项所述的脉冲边沿检测电路，其特征在于，具备控制电路(6)，该控制电路控制所述电压信号的产生定时，并且对所述第一锁存电路的输出状态进行复位，所述控制电路直到所述电压信号的电平达到设定得比所述比较器的基准电压低的复位解除电压为止将所述第一锁存电路设为复位状态。8.如权利要求1～7中任一项所述的脉冲边沿检测电路，其特征在于，将所述比较器设为迟滞比较器(41、4、43h、43l)。9.如权利要求8所述的脉冲边沿检测电路，其特征在于，将所述迟滞比较器设为在高电平侧和低电平侧分别具有迟滞特性的两个单侧迟滞比较器(4、43h、43l)。10.如权利要求1～7中任一项所述的脉冲边沿检测电路，其特征在于，在所述比较器的后级具备施密特触发缓冲器(45)。

技术总结
在脉冲边沿检测电路(7)中，测量电路(4)的内部的比较器将电压Vds与基准电压进行比较并输出脉冲信号(Vin)。RSFF(11)在通过脉冲信号(Vin)变化为高电平而检测出上升沿的定时，将信号(OUT1)设为高电平。由此，RSFF(13)的置位信号成为无效并且复位信号成为有效，能够检测脉冲信号(Vin)的下降沿。若脉冲信号(Vin)从高电平变化为低电平而产生下降沿，则RSFF(13)的置位信号成为有效，信号(OUT2)成为高电平。信号(OUT2)成为高电平。信号(OUT2)成为高电平。


技术研发人员：伊藤卓祐 根塚智裕 青木康明 中村祐太 吉谷崇志
受保护的技术使用者：株式会社电装
技术研发日：2021.03.09
技术公布日：2022/11/11