半导体器件的制造方法及半导体器件与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法及半导体器件。


背景技术：

2.在半导体制程中，为了降低层间寄生电容或者隔离干扰，往往会在半导体器件或线路层之间制造较厚的隔离层，然后在隔离层中设置金属线路连通隔离层两侧。例如，在设有射频集成电路、带有mim(金属绝缘体金属)电容器和/或mom(金属氧化物金属)电容器的模拟/混合信号集成电路的半导体器件中，具有较厚的顶层凹槽层(utv)和顶层金属层(utm)。
3.参照图1和图2，图1为半导体隔离层制程中一阶段的结构示意图；图2为半导体隔离层制程中一阶段的结构示意图。目前，对于较厚的隔离层的制程中将整个隔离层分为两部分进行。如图1所示，先在半导体器件上形成一较薄的隔离层，并在该隔离层中沉积金属线路；然后，如图2所示，在该较薄的隔离层上在形成较薄的隔离层，并沉积金属线路，两部分的金属线路连接。然后由于金属线路分为两次制程，其接触部分存在较大的接触电阻。并且两次隔离层制程基本相同，制程步骤多，效率较低。


技术实现要素：

4.本发明的主要目的在于提供一种半导体器件的制造方法及半导体器件，旨在解决现有技术中较厚的隔离层中金属线路中存在较大的接触电阻，以及隔离层制程效率低的技术问题。
5.为实现上述目的，本发明提供一种半导体器件的制造方法，包括：
6.提供一半导体衬底；
7.在半导体衬底上形成隔离层；
8.在隔离层中形成凹槽，凹槽的底面高于隔离层的底面；
9.在凹槽和隔离层上方形成平坦层；
10.对第一区域内的平坦层部分和隔离层部分进行刻蚀，形成通孔，通孔贯穿隔离层，第一区域大于且完全包含凹槽所处的区域，凹槽范围内的刻蚀速度大于凹槽四周的刻蚀速度；
11.在通孔内沉积金属材料，形成金属线路。
12.可选的，在半导体衬底上形成隔离层，包括：
13.在半导体衬底上依次沉积氮化硅薄膜、氧化薄膜和氮氧化硅薄膜，形成隔离层。
14.可选的，在隔离层中形成凹槽，包括：
15.对隔离层中的预设位置进行蚀刻，直至蚀刻深度达到预设深度，形成凹槽，凹槽的底面位于氧化薄膜内。
16.可选的，对第一区域内的平坦层部分和隔离层部分进行刻蚀，形成通孔，包括：
17.对第一区域内氮氧化硅薄膜上方的平坦层部分进行蚀刻；
18.对凹槽内平坦层部分进行蚀刻，并同时对凹槽周围的氮氧化硅薄膜和氧化薄膜进行蚀刻，其中，凹槽内的刻蚀速度大于凹槽周围的刻蚀速度；
19.对凹槽下方及凹槽周围的氧化薄膜进行蚀刻，直至凹槽下方的氮化硅薄膜完全刻蚀，形成通孔。
20.可选的，以第一刻蚀速度对平坦层部分进行刻蚀，以第二刻蚀速度对氮氧化硅薄膜进行刻蚀，以第三刻蚀速度对氧化薄膜进行刻蚀，其中第二刻蚀速度和第三刻蚀速度均小于第一刻蚀速度。
21.可选的，通孔的纵横比大于5。
22.可选的，在通孔内沉积金属材料，形成金属线路，包括：
23.通过物理气相沉积工艺在通孔内和隔离层上沉积金属材料，形成金属层；
24.去除金属层高于隔离层的部分，并保留通孔内的金属层部分，形成金属线路。
25.可选的，隔离层包括从下至上依次重叠的氮化硅薄膜、氧化薄膜和氮氧化硅薄膜；
26.去除金属层高于隔离层的部分，包括：
27.去除隔离层中的氮氧化硅薄膜及氮氧化硅薄膜以上的部分。
28.可选的，在凹槽和隔离层上方形成平坦层，包括：
29.在凹槽内及隔离层上沉积抗反射材料，形成平坦层。
30.此外，为实现上述目的，本发明还提出一种半导体器件，半导体器件利用如上述的制造方法制得。
31.本发明中，通过提供一半导体衬底；在半导体衬底上形成隔离层；在隔离层中形成凹槽，凹槽的底面高于隔离层的底面；在凹槽和隔离层上方形成平坦层；对第一区域内的平坦层部分和隔离层部分进行刻蚀，形成通孔，通孔贯穿隔离层；在通孔内沉积金属材料，形成金属线路；从而提高了较厚的隔离层的制程效率，同时由于隔离层内的金属线路为一次成型形成大马士革结构，避免了金属线路采用两次沉积而导致的较大的接触电阻。
附图说明
32.图1为半导体隔离层制程中一阶段的结构示意图；
33.图2为半导体隔离层制程中一阶段的结构示意图；
34.图3为本发明半导体器件的制造方法第一实施例的流程示意图；
35.图4为本发明半导体衬底一实施方式的结构示意图；
36.图5为本发明半导体器件制程中一阶段的结构示意图；
37.图6为本发明半导体器件制程中另一阶段的结构示意图；
38.图7为本发明半导体器件制程中又一阶段的结构示意图；
39.图8为本发明半导体器件制程中又一阶段的结构示意图；
40.图9为本发明半导体器件的制造方法第二实施例的流程示意图；
41.图10为本发明半导体器件制程中又一阶段的结构示意图；
42.图11为本发明半导体器件制程中又一阶段的结构示意图；
43.图12为本发明半导体器件制程中又一阶段的结构示意图。
44.附图标号说明：
45.标号名称标号名称10走线层33氮氧化硅薄膜20半导体元件40凹槽30隔离层50平坦层31氮化硅薄膜60金属线路32氧化薄膜
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46.本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
47.应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
48.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
49.需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
50.另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
51.参照图3，图3为本发明半导体器件的制造方法第一实施例的流程示意图。本发明提出半导体器件的制造方法的第一实施例。
52.在本实施方式中，半导体器件的制造方法，包括：
53.步骤s10：提供一半导体衬底。
54.需要说明的是，本实施方式中的制程主要目的在于在半导体衬底上形成较厚的隔离层，并在隔离层中设置连通隔离层两侧的线路。因此，本实施方式中的制程通常为半导体制程中的一部分制程。
55.参照图4，图4为本发明半导体衬底一实施方式的结构示意图。半导体衬底是指未完全制成的半导体器件。如图4所示，半导体衬底可以包括走线层10和/或半导体元件20。其中，走线层10可以包括基板和/或至少一层金属走线，半导体元件20可以为mim(金属绝缘体金属)电容器和mom(金属氧化物金属)电容器。当然，上述结构仅为示例，半导体衬底还可以为其他结构，本实施方式对此不加以限制。
56.步骤s20：在半导体衬底上形成隔离层。
57.在本实施方式中，先整个隔离层沉积在半导体衬底上，隔离层可以由一种材料组成，也可以由多层不同材料堆叠而成。其中，隔离层可选用的材料包括氮化硅薄膜、氧化薄膜和氮氧化硅薄膜等。通过将选用的薄膜材料在半导体衬底上进行沉积，从而形成隔离层。
58.步骤s30：在隔离层中形成凹槽，凹槽的底面高于隔离层的底面；
59.参照图5，图5为本发明半导体器件制程中一阶段的结构示意图。图5所表示的结构为经过步骤s30之后的半导体器件的结构示意图。如图5所示，凹槽40可以形成在隔离层30上的多个位置。由于凹槽40后续用于形成线路，因此隔离层30的位置可以位于半导体元件20上方，或者走线层10中金属走线上方。凹槽40的具体位置可以根据线路设计需求进行设置，本实施方式对此不加以限制。
60.在本实施方式中，由于隔离层30的厚度较厚，在隔离层30上直接通过一次刻蚀形成适合沉积金属线路贯穿隔离层30的通孔难度较大。往往一次刻蚀形成的通孔下端孔径较少，容易导致金属材料沉积不完全，影响金属线路的可靠性。因此本实施方式将通孔的制程分为两部分进行，先在隔离层30上形成一较浅的凹槽40，然后对凹槽40进行拓宽，获得通孔。
61.隔离层30的上表面为平整面，由于半导体衬底各区域的高度不同，因此凹槽40在不同位置的深度也不同。凹槽40的具体位置可以根据线路设计需求进行设置，本实施方式对此不加以限制。
62.在具体实现时，凹槽40的制程可以采用干法刻蚀进行，干法刻蚀是用等离子体进行薄膜刻蚀的技术。等离子体中的这些气体化学活性比常态下时要强很多，根据被刻蚀材料的不同，选择合适的气体，就可以更快地与材料进行反应，实现刻蚀去除的目的；另外，还可以利用电场对等离子体进行引导和加速，使其具备一定能量，当其轰击被刻蚀物的表面时，会将被刻蚀物材料的原子击出，从而达到利用物理上的能量转移来实现刻蚀的目的。通过对隔离层30进行曝光、显影、刻蚀，去除隔离层30中特定区域的材料，形成凹槽40。随着蚀刻深度的增加，刻蚀效果出现变化，因此凹槽40的侧壁呈现向中心倾斜的斜坡状。干法刻蚀相关的工艺已有成熟技术，本实施方式在此不再赘述。
63.步骤s40：在凹槽和隔离层上方形成平坦层；
64.参照图6，图6为本发明半导体器件制程中另一阶段的结构示意图。图6所表示的结构为经过步骤s40之后的半导体器件的结构示意图。如图6所示，平坦层50填满了凹槽40，且覆盖在隔离层30上方，平坦层50上表面为平整面。
65.需要说明的是，由于需要对凹槽40进行扩充，扩充的方式主要利用刻蚀工艺，其中，刻蚀工艺需要先涂覆光刻胶。若直接在凹槽40上方涂覆光刻胶，则会导致光刻胶不平整，影响后的曝光制程。因此本实施方式通过先形成平坦层50，使得光刻胶能够涂覆平整，保证了二次刻蚀的准确性。
66.在具体实现时，平坦层50的材料可以选用抗反射材料，通过在凹槽40内及隔离层30上沉积抗反射材料，形成平坦层。抗反射材料具有吸收光刻反射光的特性，其主要成分可以为能交联的树脂、热致酸发生剂、表面活性剂以及溶剂，抗反射材料能够有效减少反射和诸如驻波等问题。
67.可以理解的是，为保证平坦层50的上表面足够平整，在沉积抗反射材料之后，可以通过机械化学抛光工艺至抗反射材料的上表面进行平坦化处理。
68.步骤s50：对第一区域内的平坦层部分和隔离层部分进行刻蚀，形成通孔，通孔贯穿隔离层，第一区域大于且完全包含凹槽所处的区域，凹槽范围内的刻蚀速度大于凹槽四周的刻蚀速度。
69.参照图7，图7为本发明半导体器件制程中又一阶段的结构示意图。图7所表示的结构为经过步骤s50之后的半导体器件的结构示意图。如图7所示，在凹槽40的基础上，通过在凹槽40的侧壁和下方进行刻蚀，形成通孔，该通孔上方孔径大于下方孔径，且两部分之间形成一阶梯。
70.需要说明的是，第一区域可以为预先设计的通孔的形状，其可以为圆形或者矩形等。由于本实施方式将通孔的制程分为两部分进行，先在隔离层30上形成一较浅的凹槽40，然后对凹槽40进行拓宽获得通孔；因此第一区域需要包含凹槽40，最优为第一区域的中心与凹槽40的轮廓中心重合。凹槽范围内是指凹槽40的边缘轮廓以内的范围。
71.在具体实现时，刻蚀方向可以为垂直向下的方向，由于凹槽40范围内的平坦层50厚度大于凹槽40周围的平坦层50厚度，导致凹槽40范围内与凹槽40周围的整体刻蚀速度不同。为形成图7所示的通孔结构，需要保证凹槽范围内的刻蚀速度大于凹槽四周的刻蚀速度。具体的，可以通过调整刻蚀激光等使平坦层50的刻蚀速度大于隔离层30的刻蚀速度，即可以形成图7所示的通孔结构。其中，上下两部分之间的阶梯位置可以通过控制平坦层50的刻蚀速度与隔离层30的刻蚀速度之间的差值进行调整。平坦层50的刻蚀速度与隔离层30的刻蚀速度之间的差值越大，阶梯位置越靠下。
72.步骤s60：在通孔内沉积金属材料，形成金属线路。
73.参照图8，图8为本发明半导体器件制程中又一阶段的结构示意图。图8所表示的结构为经过步骤s60之后的半导体器件的结构示意图，如图8所示，金属线路60一端与隔离层30下方的走线层10或者半导体元件20连接，另一端暴露在隔离层30外，以与后续形成的线路连接。其中，金属材料可以为铜、锡等。
74.在具体实现时，步骤s70可以包括：通过物理气相沉积工艺在通孔内和隔离层上沉积金属材料，形成金属层；去除金属层高于隔离层的部分，并保留通孔内的金属层部分，形成金属线路。
75.可以理解的是，在向通孔内沉积金属材料时，为保证通孔内填满金属材料，沉积的金属材料通常会蔓延到通孔之外的区域，即金属层会覆盖第二隔离层。因此在金属材料沉积后，还需要去除除通孔之外的金属材料，仅保留位于通孔内的金属材料，形成金属线路60。其中，去除除通孔之外的金属材料的制程可以采用化学机械抛光工艺，该工艺已有成熟的技术，本实施方式在此不再赘述。
76.需要说明的是，凹槽40的纵横比大于5，以图8中的凹槽40为例，上半部分的纵横比和下半部分的纵横比均大于5。其中，纵横比是指凹槽的深度与宽度的比值。凹槽的纵横比会对沉积效果产生影响。具体的，若宽高比过小，容易导致凹槽内沉积的金属材料中存在间隙，进而影响金属线路60的导电性。因此，本实施方式将凹槽40纵横比均设计为大于5，保证凹槽内沉积金属材料后没有间隙。
77.另外，由于半导体元件20的存在，不同位置的凹槽深度并不相同，为便于在不同深度的凹槽内沉积金属线路7，对不同深度对应的开口宽度进行调整优化，使得不同位置的凹槽所对应的纵横比相同。
78.在本实施方式中，通过提供一半导体衬底；在半导体衬底上形成隔离层；在隔离层中形成凹槽，凹槽的底面高于隔离层的底面；在凹槽和隔离层上方形成平坦层；对第一区域内的平坦层部分和隔离层部分进行刻蚀，形成通孔，通孔贯穿隔离层；在通孔内沉积金属材
料，形成金属线路；从而提高了较厚的隔离层的制程效率，同时由于隔离层内的金属线路为一次成型形成大马士革结构，避免了金属线路采用两次沉积而导致的较大的接触电阻。
79.参照图9，图9为本发明半导体器件的制造方法第二实施例的流程示意图。基于上述第一实施例，本发明提出半导体器件的制造方法的第二实施例。
80.在本实施方式中，步骤s20可以包括：
81.步骤s201：在半导体衬底上依次沉积氮化硅薄膜、氧化薄膜和氮氧化硅薄膜，形成隔离层。
82.参照图10，图10为本发明半导体器件制程中又一阶段的结构示意图。图10所表示的结构为经过步骤s30之后的半导体器件的结构示意图，如图10所示，隔离层30可以采用包括氮化硅薄膜31、氧化薄膜32和氮氧化硅薄膜33。氮化硅薄膜31、氧化薄膜32和氮氧化硅薄膜33从下至上地设置在走线层10和半导体元件20上。其中，氮氧化硅薄膜33主要起保护作用。
83.在本实施方式中，步骤s30可以包括：
84.步骤s301：对隔离层中的预设位置进行蚀刻，直至蚀刻深度达到预设深度，形成凹槽，凹槽的底面位于氧化薄膜内。
85.需要说明的是，为便于后续的二次刻蚀，凹槽40的需要具有一定的深度，例如，凹槽40的底面可以位于隔离层30一半厚度的位置。在凹槽40的刻蚀过程中，需要先后刻蚀氮氧化硅薄膜33和氧化薄膜32，并在刻蚀深度达到氧化薄膜32的一半厚度的位置时停止。
86.在本实施方式中国，步骤s50可以包括：对第一区域内氮氧化硅薄膜上方的平坦层部分进行蚀刻；对凹槽内平坦层部分进行蚀刻，并同时对凹槽周围的氮氧化硅薄膜和氧化薄膜进行蚀刻，其中，凹槽内的刻蚀速度大于凹槽周围的刻蚀速度；对凹槽下方及凹槽周围的氧化薄膜进行蚀刻，直至凹槽下方的氮化硅薄膜完全刻蚀，形成通孔。
87.其中，在刻蚀氮氧化硅薄膜上方的平坦层50时，凹槽40内和凹槽40周围为同一种材料，两区域的刻蚀速度相同。在这一部分刻蚀完后，凹槽40内被刻蚀的依然为平坦层50部分，而凹槽40周围被刻蚀的则为氮氧化硅薄膜33。其中，假设以第一刻蚀速度对平坦层50部分进行刻蚀，以第二刻蚀速度对氮氧化硅薄膜33进行刻蚀，为保证凹槽40内的部分先被刻蚀，可以使第二刻蚀速度小于第一刻蚀速度。在凹槽40周围的氮氧化硅薄膜33刻蚀完成后，被刻蚀部分变为氧化薄膜32。此时，由于凹槽40具有一定深度，凹槽40内的平坦层50部分可能还没有被刻蚀完。同样，假设以第三刻蚀速度对氧化薄膜进行刻蚀，则第三刻蚀速度均小于第一刻蚀速度。最后，在凹槽40内的平坦层50部分被刻蚀完后，凹槽40内和凹槽40周围均为氧化薄膜32。而在凹槽40内的氧化薄膜33被刻蚀完后，还需要刻蚀氮化硅薄膜31，使凹槽40暴露下方的走线层10和/或半导体元件20，而凹槽40周围的刻蚀深度需要停留在氧化薄膜33内。
88.需要说明的是，氮氧化硅薄膜33主要起保护作用，因此，在形成金属线路60之后，氮氧化硅薄膜53需要去除。具体的，第二氮氧化硅薄膜53可以与去除多余部分的金属层在同一制程中去除。该制程的步骤可以为：去除金属层高于隔离层的部分，包括：去除隔离层中的氮氧化硅薄膜及氮氧化硅薄膜以上的部分。
89.参照图11和图12，图11为本发明半导体器件制程中又一阶段的结构示意图，图12为本发明半导体器件制程中又一阶段的结构示意图，图11所表示的结构为沉积金属材料之
后的半导体器件的结构示意图，图12所表示的结构为去除多余部分的金属材料之后的半导体器件的结构示意图。如图11所示，金属材料覆盖了第二氮氧化硅薄膜53上方，通过过量的沉积金属材料，保证了通孔内的金属材料不会存在间隙，提高了金属线路60的可靠性。如图12所示，氮氧化硅薄膜33连同其上方的金属材料被去除了，利用化学机械抛光工艺保证剩余的氧化薄膜32及金属线路60表层的平坦性，有利于后续制程进行。
90.在本实施方式中，隔离层30可以采用包括氮化硅薄膜31、氧化薄膜32和氮氧化硅薄膜33，并对隔离层30中的预设位置进行蚀刻，直至蚀刻深度达到预设深度，形成凹槽40，凹槽40的底面位于氧化薄膜内；便于后续对凹槽40的二次蚀刻，同时利用氮氧化硅薄膜33保护其他部分不被损坏。
91.此外，为实现上述目的，本发明还提出一种半导体器件，半导体器件利用如上述的制造方法制得。该制造方法的具体流程参照上述实施例，由于半导体器件可以采用上述所有实施例的技术方案，因此至少具有上述实施例的技术方案所带来的有益效果，在此不再一一赘述。
92.以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。