半导体器件和包含它的半导体封装以及半导体器件的制造方法与流程

1.本发明涉及肖特基势垒二极管(schottky barrier diode)等的半导体器件和包含它的半导体封装以及该半导体器件的制造方法。


背景技术：

2.专利文献1中公开了使用氧化镓(ga2o3)的肖特基势垒二极管。专利文献1中记载的肖特基势垒二极管包括：由氧化镓构成的半导体衬底；形成在半导体衬底上的由氧化镓构成的漂移层：与漂移层进行肖特基接触的阳极电极；和与半导体衬底进行欧姆接触的阴极电极。
3.现有技术文献
4.专利文献
5.专利文献1：日本特开2019-179815号公报。


技术实现要素：

6.发明要解决的问题
7.专利文献1中记载的肖特基势垒二极管，由于作为半导体衬底使用了比较高价的氧化镓衬底，因此存在成本变高的问题。
8.本发明的目的在于，提供一种作为漂移层具有氧化镓类半导体并且能够降低成本的半导体器件和包含它的半导体封装以及该半导体器件的制造方法。
9.用于解决问题的技术手段
10.本发明的一个实施方式提供一种半导体器件，其包括：硅衬底；配置在所述硅衬底上且由氧化镓类半导体层构成的漂移层；和插设在所述硅衬底与所述漂移层之间的缓冲层。
11.在该结构中，作为衬底能够使用硅衬底，因此能够降低成本。
12.在本发明的一个实施方式中，所述缓冲层至少具有面内3次对称的结晶构造。
13.在本发明的一个实施方式中，所述氧化镓类半导体层由(in
x1
ga
1-x1
)2o3(0≤x1＜1)层或者(al
x2
ga
1-x2
)2o3(0≤x2＜1)层构成。
14.在本发明的一个实施方式中，所述缓冲层形成在所述硅衬底的(111)面上。
15.在本发明的一个实施方式中，所述缓冲层由以(0001)面为主面的六方晶系材料构成。
16.在本发明的一个实施方式中，所述缓冲层由aln层构成。
17.在本发明的一个实施方式中，所述缓冲层由以(111)面为主面的立方晶系材料构成。
18.在本发明的一个实施方式中，所述缓冲层由alas层构成。
19.在本发明的一个实施方式中，所述漂移层由掺杂有n型杂质的ga2o3层构成。
20.在本发明的一个实施方式中，所述n型杂质为硅或者锡。
21.在本发明的一个实施方式中，所述漂移层由无掺杂的ga2o3层构成。
22.在本发明的一个实施方式中，所述漂移层由形成在所述缓冲层上的第一层和形成在所述第一层上的第二层构成，所述第一层由掺杂有n型杂质的氧化镓类半导体层构成，所述第二层由无掺杂的氧化镓类半导体层构成。
23.在本发明的一个实施方式中，所述第一层由掺杂有n型杂质的ga2o3层构成，所述第二层由无掺杂的ga2o3层构成。
24.在本发明的一个实施方式中，所述n型杂质为硅或者锡，所述n型杂质的浓度为1
×
10
18
cm-3
以上且1
×
10
20
cm-3
以下。
25.在本发明的一个实施方式中，还包括：沟道，其通过从所述硅衬底的背面向所述漂移层的背面下挖而形成，并且贯通所述硅衬底和所述缓冲层且达到所述漂移层的背面；形成在所述沟道的内面且与所述漂移层的背面进行欧姆接触的欧姆金属层；和与所述漂移层的表面进行肖特基接触的肖特基金属层。
26.在本发明的一个实施方式中，还包括：沟道，其通过从所述硅衬底的背面向所述衬底的正面下挖而形成于所述硅衬底形成于所述硅衬底；形成在所述沟道的内面，且与所述缓冲层进行欧姆接触的欧姆金属层；和与所述漂移层的表面进行肖特基接触的肖特基金属层。
27.在本发明的一个实施方式中，还包括：层叠在所述肖特基金属层的第一电极金属层；和以与所述欧姆金属层接触的方式形成在所述沟道内的第二电极金属层。
28.在本发明的一个实施方式中，所述第二电极金属层包括从所述沟道的开口端沿着所述硅衬底的背面被引出，覆盖所述衬底的背面的整个区域的引出部。
29.本发明的一个实施方式提供一种半导体封装，其包括：所述的半导体器件；经由键合导线与所述半导体器件的所述第一电极金属层电连接的第一端子；键合有所述半导体器件，且与所述第二电极金属层电连接的第二端子；和密封所述半导体器件、所述第一端子和所述第二端子的密封树脂。
30.在该结构中，作为半导体器件的衬底能够使用硅衬底，因此能够得到能够降低成本的半导体封装。
31.本发明的一个实施方式提供一种半导体器件的制造方法，其包括：在硅衬底的正面形成缓冲层的工序；在所述缓冲层的正面形成由氧化镓类半导体层构成的漂移层的工序；形成与所述漂移层的正面进行肖特基接触的肖特基金属层的工序；通过从所述硅衬底的背面向所述漂移层的背面下挖，形成贯通所述硅衬底和所述缓冲的层叠体且达到所述漂移层的背面的沟道的工序；和在所述沟道的内面和所述硅衬底的背面形成与所述漂移层的背面进行欧姆接触的欧姆金属层的工序。
32.在该方法中，能够制造能够降低成本的半导体器件。
33.本发明的一个实施方式提供一种半导体器件的制造方法，其包括：在硅衬底的正面形成缓冲层的工序；在所述缓冲层的正面形成由氧化镓类半导体层构成的漂移层的工序；形成与所述漂移层的正面进行肖特基接触的肖特基金属层的工序；通过从所述硅衬底的背面向所述硅衬底的正面下挖而在所述硅衬底形成沟道的工序；和在所述沟道的内面和所述硅衬底的背面形成与所述缓冲层进行欧姆接触的欧姆金属层的工序。
34.在该方法中，能够制造能够降低成本的半导体器件。
35.本发明的上述的或者进一步其他的目的、特征和效果，通过参照附图在以下所述的实施方式的说明能够更加明确。
附图说明
36.图1是本发明的一个实施方式的半导体封装的概略结构图。
37.图2是用于说明本发明的第一实施方式的半导体器件的结构的图解性的平面图。
38.图3是沿着图2的iii-iii线的图解性的截面图。
39.图4a是表示图1和图2中所示的半导体器件的制造工序的一部分的截面图，是与图3的剖切截面对应的截面图。
40.图4b是表示图4a的下一个工序的截面图。
41.图4c是表示图4b的下一个工序的截面图。
42.图4d是表示图4c的下一个工序的截面图。
43.图4e是表示图4d的下一个工序的截面图。
44.图4f是表示图4e的下一个工序的截面图。
45.图4g是表示图4f的下一个工序的截面图。
46.图5是用于说明本发明的第二实施方式的半导体器件的结构的图解性的截面图，是与图3的剖切截面对应的截面图。
47.图6是用于说明本发明的第三实施方式的半导体器件的结构的图解性的截面图，是与图3的剖切截面对应的截面图。
48.图7是用于说明本发明的第四实施方式的半导体器件的结构的图解性的平面图。
49.图8是沿着图7的viii-viii线的截面图。
50.图9a是表示图7和图8所示的半导体器件的制造工序的一部分的截面图，是与图8的剖切截面对应的截面图。
51.图9b是表示图9a的下一个工序的截面图。
52.图10是用于说明本发明的第五实施方式的半导体器件的结构的图解性的截面图，是与图8的剖切截面对应的截面图。
53.图11是用于说明本发明的第六实施方式的半导体器件的结构的图解性的截面图，是与图8的剖切截面对应的截面图。
具体实施方式
54.图1是本发明的一个实施方式的半导体封装的概略结构图。
55.半导体封装101包括：扁平的长方体形状的树脂封装件102；和被该树脂封装件102密封的阳极端子103和阴极端子104。
56.2个端子103、104由形成为规定的形状的金属板构成。在该实施方式中，阴极端子104形成为包括正方形状的衬垫105和从该衬垫105的一边直线状地延伸的细长的长方形状的端子部分106的形状。阳极端子103形成为与阴极端子104的端子部分106大致相同的形状，以与阴极端子104的端子部分106平行的状态配置。
57.在衬垫105的中央部上键合有后述的半导体器件1(肖特基势垒二极管)(参照图2
和图3)。衬垫105相对于半导体器件1的阴极电极6(参照图3)从下方接合。
58.阳极端子103利用键合导线107连接于半导体器件1的阳极电极14。此外，半导体器件1也可以是后述的半导体器件1a～1e的任一者。
59.图2是用于说明本发明的第一实施方式的半导体器件的结构的图解的平面图。图3是沿着图2的iii-iii线的图解的截面图。但是，在图3中，为了说明的方便，半导体器件的沟道的直径相对于宽度的比，描绘得比实际的比大。因此，在图3中，沟道的数量描绘得比实际少很多。
60.半导体器件1为肖特基势垒二极管。半导体器件1例如如图2所示，形成为俯视为四边形的芯片状。在俯视时的半导体器件1的四边的各自的长度例如为数mm程度。在该实施方式中，俯视时的半导体器件1的四边的各自的长度为1mm(1000μm)程度。
61.半导体器件1包括具有正面2a和背面2b的硅(si)衬底2。另外，半导体器件1包括形成在硅衬底2的正面2a的、具有正面3a和背面3b的缓冲层3。并且，半导体器件1包括形成在缓冲层3的正面3a的、具有正面4a和背面4b的漂移层4。漂移层4由氧化镓(ga2o3)类半导体层构成。
62.硅衬底2由n型的硅构成。硅衬底2内的n型杂质浓度例如可以为1
×
10
18
cm-3
～1
×
10
21
cm-3
程度。硅衬底2的主面(正面2a和背面2b)为(111)面。硅衬底2的厚度例如为50μm～700μm程度。在该实施方式中，硅衬底2的厚度为100μm程度。
63.在该实施方式中，缓冲层3由具有面内6次对称的结晶构造的氮化铝(aln)构成。由氮化铝构成的缓冲层3的主面(正面3a和背面3b)为(0001)面。即，在该实施方式中，作为缓冲层3使用以(0001)面为主面的六方晶材料。缓冲层3的厚度例如为100nm～200nm程度。在该实施方式中，缓冲层3的厚度为160nm程度。
64.设置有缓冲层3的理由如以下所述。即，在硅衬底2上直接形成由氧化镓(ga2o3)类半导体层构成的漂移层4的情况下，由于硅衬底2的硅和漂移层4的镓的共晶反应，不能得到高品质的漂移层4。因此，为了抑制硅衬底2的硅与漂移层4的氧化镓的反应(产生混晶)，在硅衬底2与漂移层4之间设置有缓冲层3。
65.在硅衬底2与缓冲层3的层叠体中，形成有通过从硅衬底2的背面2b向漂移层4的背面4b下挖而形成的、贯通硅衬底2和缓冲层3而到达漂移层4的背面4b的多个沟道5。沟道5为了降低从硅衬底2的正面2a至硅衬底2的背面2b的电阻率而形成。关于能够降低硅衬底2的电阻率的理由后述。在该实施方式中，沟道5的底面由漂移层4的背面4b形成。在该实施方式中，各沟道5的横截面形状为圆形形状。另外，在该实施方式中，沟道5的直径为10μm程度。
66.多个沟道5在俯视时配置为格子状。在该实施方式中，多个沟道5在俯视时配置为矩阵状。在行方向或者列方向上相邻的2个沟道5的间隔为10μm程度。此外，也可以多个沟道5在俯视时配置为交错状。
67.沟道5的横截面的形状是任意的，也可以是椭圆形状、多边形形状。另外，沟道5的横截面的大小(横截面的面积)和相邻的2个沟道5的间隔能够任意地设定。
68.在沟道5的内面(底面和侧面)的整个区域和硅衬底2的背面2b的整个区域，形成有与漂移层4的背面4b进行欧姆接触的欧姆金属层7。欧姆金属层7由与n型的氧化镓类半导体进行欧姆接触的金属(例如是钛(ti)、铟(in)等)构成。在该实施方式中，欧姆金属层7由钛(ti)构成。欧姆金属层7的厚度例如为0.3nm～300nm程度。
69.另外，在沟道5内以被欧姆金属层7包围的状态埋入有电极金属层8。电极金属层8由铜(cu)、金(au)等构成。在该实施方式中，电极金属层8由铜(cu)构成。电极金属层8包括：沟道5内的埋入部8a；和在沟道5外此沟道5的开口端沿着硅衬底2的背面2b而被引出的引出部8b。引出部8b从各沟道5同样地被引出，覆盖硅衬底2的背面2b整体。电极金属层8的背面(引出部8b的背面)遍及整体形成为平坦状。
70.此外，电极金属层8也可以不完全埋入在沟道5内。在该情况下，电极金属层8的背面也可以不平坦。
71.由欧姆金属层7和电极金属层8构成阴极电极6。即，在该实施方式中，阴极电极6具有与硅衬底2接合的欧姆金属层7和层叠在该欧姆金属层7的电极金属层8的多层构造(在该实施方式中为2层构造)。
72.在漂移层4的背面4b中的与沟道5的底面相当的区域，被阴极电极6的欧姆金属层7覆盖。换言之，漂移层4的背面4b中的与沟道5的底面相当的区域与欧姆金属层7(阴极电极6)接触。漂移层4的背面4b中的其以外的区域(在俯视时没有形成沟道5的区域)与缓冲层3的正面3a接触。
73.漂移层4由(in
x1
ga
1-x1
)2o3(0≤x1＜1)层、(al
x2
ga
1-x2
)2o3(0≤x2＜1)层等的氧化镓类半导体层构成。在该实施方式中，漂移层4由包含n型杂质的氧化镓(ga2o3)层构成。在该说明书中，ga2o3是指β-ga2o3。作为n型杂质，使用了硅(si)、锡(sn)等。在该实施方式中，n型杂质为硅(si)。
74.漂移层4的厚度例如为100nm～300nm程度。在该实施方式中，漂移层4的厚度为200nm程度。漂移层4也可以由无掺杂的氧化镓(ga2o3)层构成。此外，成膜在缓冲层3上的漂移层4不需要具有内面取向。换言之，漂移层4的内面取向也可以为单一取向，也可以不是单一取向。
75.在漂移层4的正面4a层叠有由氮化硅(sin)构成的场绝缘膜11。场绝缘膜11的厚度例如为100nm以上，优选为700nm～4000nm程度。场绝缘膜11也可以由氧化硅(sio2)等其他的绝缘物构成。
76.场绝缘膜11形成有使漂移层4的中央部露出的开口12。在该实施方式中，开口12在俯视时为圆形形状。另外，在该实施方式中，开口12的直径为400μm程度。在场绝缘膜11上形成有阳极电极14。
77.阳极电极14将场绝缘膜11的开口12内全部填埋，且以从上覆盖场绝缘膜11中的开口12的周边缘部13的方式向该开口12的外方周呈凸缘状地突出。即，场绝缘膜11中的开口12的周边缘部13由漂移层4和阳极电极14遍及整周地从其上下两侧夹住。在该实施方式中，阳极电极14在俯视时为圆形形状。另外，在该实施方式中，阳极电极14的直径为800μm程度。
78.在该实施方式中，阳极电极14具有在场绝缘膜11的开口12内与漂移层4接合的肖特基金属层15与层叠在该肖特基金属层15上的电极金属层16的多层构造(在该实施方式中为2层构造)。
79.肖特基金属层15由可通过与氧化镓类半导体层的接合形成肖特基接合的金属构成。在该实施方式中，肖特基金属层15由镍(ni)构成。与漂移层4接合的肖特基金属层15，在与构成漂移层4的氧化镓类半导体层之间，形成肖特基势垒(电位势垒)。肖特基金属层15的厚度在该实施方式中例如为0.02μm～0.20μm程度。
80.电极金属层16是在阳极电极14中露出于半导体器件1的最表面而与键合导线等接合的部分。电极金属层16由铜(cu)、金(au)等构成。在该实施方式中，电极金属层16由铜(cu)构成。在该实施方式中，电极金属层16的厚度比肖特基金属层15大，例如为0.5μm～5.0μm程度。
81.此外，漂移层4的表面之中，肖特基金属层15与漂移层4的表面进行肖特基接触的区域被称为活性区域，包围活性区域的区域有时被称为外周区域。
82.图4a～图4g是表示半导体器件1的制造工序的一例的截面图，是与图3的剖切截面对应的截面图。
83.准备作为硅衬底2的原衬底的n型硅晶片(省略图示)。在硅晶片的表面，与多个半导体器件(肖特基势垒二极管)1对应的多个元件(肖特基势垒二极管)区域呈矩阵状地排列而设定。在相邻的元件区域之间设置有边界区域(切割线)。边界区域为具有大致一定的宽度的带状的区域，在正交的两个方向上延伸地形成为格子状。在对硅晶片进行了必要的工序后，通过沿着边界区域切割硅晶片，得到多个半导体器件1。像这样，由n型硅晶片得到多个半导体器件在后述的其他的实施方式中也是同样的。
84.首先，如图4a所示，例如通过mocvd(metal organic chemical vapor deposition)法在n型硅衬底(n型硅晶片)2的正面2a生长由氮化铝(aln)构成的缓冲层3。并且，在缓冲层3的正面3a，例如利用氢化物气相生长法(hvpe：hydride vapor epitaxy)形成由掺杂有n型杂质的氧化镓(ga2o3)构成的漂移层4。
85.接着，如图4b所示，在漂移层4的正面4a形成由氮化硅(sin)构成的场绝缘膜11。
86.接着，如图4c所示，将通过光刻制作的未图示的抗蚀剂图案作为掩模来蚀刻场绝缘膜11，由此形成使漂移层4的中央部(活性区域)露出的开口12。
87.接着，如图4d所示，例如利用溅射法在漂移层4和场绝缘膜11的表面形成肖特基金属层15的材料膜21。材料膜21例如为镍(ni)层。之后，例如通过蒸镀法在材料膜21上形成镀铜种子层后，通过镀覆法在镀铜种子层上将铜(cu)成膜。由此，在材料膜21上形成电极金属层16的材料膜22。
88.接着，如图4e所示，通过光刻和蚀刻将材料膜22图案化，由此形成电极金属层16。接着，通过将材料膜21图案化，形成肖特基金属层15。肖特基金属层15以覆盖开口12内的漂移层4的正面4a的整个区域的方式形成。由此，形成由肖特基金属层15和电极金属层16构成的阳极电极14。
89.接着，如图4f所示，通过光刻和蚀刻，在硅衬底2与缓冲层3的层叠体形成从硅衬底2的背面2b达到漂移层4的背面4b的多个沟道5。
90.接着，如图4g所示，例如通过溅射法在沟道5的内面和硅衬底2的背面2b形成钛(ti)层，由此形成欧姆金属层7。
91.最后，例如通过蒸镀法在欧姆金属层7上形成镀铜种子层后，通过镀覆法在镀铜种子层上将铜(cu)成膜。由此，在沟道5内埋入作为电极金属层8的材料的铜(cu)。由此，形成由埋入部8a和引出部8b构成的电极金属层8。由此，形成由欧姆金属层7和电极金属层8构成的阴极电极6，得到如图1和图2所示的半导体器件1。
92.在第一实施方式的半导体器件1中，因为在硅衬底2的正面2a隔着由氮化铝(aln)构成的缓冲层3来形成氧化镓类的漂移层4，所以在硅衬底2上能够层叠高品质的氧化镓类
的漂移层4。硅衬底2与蓝宝石衬底和氧化镓衬底相比，由于价格便宜，因此能够得到便宜的半导体器件(肖特基势垒二极管)1。
93.另外，在第一实施方式的半导体器件1中，形成有贯通硅衬底2和缓冲层3的多个沟道5，在沟道5内设置有电阻比硅衬底2低的金属层(欧姆金属层7和电极金属层8)。由此，能够降低从硅衬底2的正面2a至硅衬底2的背面2b的电阻率。换言之，在第一实施方式的半导体器件1中，因为除去硅衬底2的一部分，在该除去部设置有电阻比硅低的金属层，所以能够降低从硅衬底2的正面2a至硅衬底2的背面2b的电阻率。因此，能够达成半导体器件1的低电阻化。
94.图5是用于说明本发明的第二实施方式的半导体器件的结构的图解性的截面图，是与图3的剖切截面对应的截面图。在图5中，在与图3的各部对应的部分标注与图3相同的附图标记来表示。此外，第二实施方式的半导体器件1a的平面图与第一实施方式的半导体器件1的平面图(图2)是相同的。
95.第二实施方式的半导体器件1a，在漂移层4为2层构造这一点上与第一实施方式的半导体器件1不同。
96.在第二实施方式的半导体器件1a中，漂移层4由形成在缓冲层3上的下层的第一漂移层41、和层叠在第一漂移层41上的上层的第二漂移层42构成。第一漂移层41由掺杂有n型杂质的氧化镓类半导体层构成。作为氧化镓类半导体层，例如使用(in
x1
ga
1-x1
)2o3(0≤x1＜1)层或者(al
x2
ga
1-x2
)2o3(0≤x2＜1)。
97.在该实施方式中，第一漂移层41由掺杂有n型杂质的氧化镓(ga2o3)层构成。另外，在该实施方式中，n型杂质为硅(si)。n型杂质的浓度为1
×
10
18
cm-3
～1
×
10
20
cm-3
程度。在该实施方式中，n型杂质的浓度为1
×
10
19
cm-3
程度。第一漂移层41的膜厚为200nm程度。此外，n型杂质也可以为锡(sn)。
98.第二漂移层42由无掺杂的氧化镓类半导体层构成。作为氧化镓类半导体层例如使用(in
x1
ga
1-x1
)2o3(0≤x1＜1)层或者(al
x2
ga
1-x2
)2o3(0≤x2＜1)。在该实施方式中，第二漂移层42由无掺杂的氧化镓(ga2o3)层构成。第二漂移层42的膜厚为200nm程度。
99.在第二实施方式的半导体器件1a中，能够获得与第一实施方式的半导体器件1同样的效果。
100.图6是用于说明本发明的第三实施方式的半导体器件的结构的图解性的截面图，是与图3的剖切截面对应的截面图。在图6中，在与图3的各部对应的部分标注与图3相同的附图标记来表示。此外，第三实施方式的半导体器件1b的平面图与第一实施方式的半导体器件1的平面图(图2)是相同的。
101.第三实施方式的半导体器件1b中，沟道5的深度和缓冲层3的材料与第一实施方式的半导体器件1不同。
102.在第三实施方式的半导体器件1b中，缓冲层3由具有面内3次对称的结晶构造的砷化铝(alas)构成。由alas构成的缓冲层3的主面(正面3a和背面3b)为(111)面。即，在该实施方式中，作为缓冲层3使用了以(111)面为主面的立方晶材料。此外，作为缓冲层3，也可以使用立方aln、c(金刚石)等的立方晶材料。
103.在第三实施方式的半导体器件1b中，沟道5没有进入缓冲层3的内部。具体而言，沟道5通过从硅衬底2的背面2b向硅衬底2的正面2a下挖而形成于硅衬底2。并且，沟道5贯通硅
衬底2达到缓冲层3的背面3b。在该实施方式中，沟道5的底面由缓冲层3的背面3b形成。
104.与第一实施方式同样地，在沟道5的内面和硅衬底2的背面2b形成有欧姆金属层7。但是，在第三实施方式的半导体器件1b中，欧姆金属层7与缓冲层3的背面3b进行欧姆接触。另外，与第一实施方式同样地，在沟道5内以被欧姆金属层7包围的状态埋入有电极金属层8。由此，形成由欧姆金属层7和电极金属层8构成的阴极电极6。
105.因此，在第三实施方式的半导体器件1b中，在缓冲层3的背面3b中的与沟道5的底面对应的区域，被阴极电极6的欧姆金属层7覆盖。换言之，缓冲层3的背面3b中的与沟道5的底面对应的区域与欧姆金属层7接触。缓冲层3的背面中的其以外的区域与硅衬底2的正面2a接触。漂移层4的背面4b的整体与缓冲层3的正面3a接触。
106.在第三实施方式的半导体器件1b中，能够获得与第一实施方式的半导体器件1同样的效果。
107.第三实施方式的半导体器件1b中，也可以将漂移层4如第二实施方式的半导体器件1a那样形成为2层构造。
108.图7是用于说明本发明的第四实施方式的半导体器件的结构的图解性的平面图。图8是沿着图7的viii-viii线的图解性的截面图。图7中，对于与图2的各部对应的部分标注了与图2相同的附图标记来表示。另外，在图8中，对于与图3的各部对应的部分标注与图3相同的附图标记来表示。
109.在第四实施方式的半导体器件1c中，与第一实施方式的半导体器件1相比，沟道5的形态不同。
110.具体而言，沟道5仅形成有1个。该单一的沟道5通过从硅衬底2的背面2b的中央部向漂移层4的背面4b下挖而形成于硅衬底2与缓冲层3的层叠体。并且，沟道5贯通硅衬底2和缓冲层3达到漂移层4的背面4b。在该实施方式中，沟道5的底面由漂移层4的背面4b形成。
111.沟道5在俯视时为与开口12同心的圆形形状，其直径比开口12的直径大。在该实施方式中，开口12的直径为400μm程度，阳极电极14的直径为800μm程度，沟道5的直径为600μm程度。
112.与第一实施方式同样地，在沟道5的内面(底面和侧面)的整个区域和硅衬底2的背面2b的整个区域，形成有与漂移层4的背面4b进行欧姆接触的欧姆金属层7。
113.另外，与第一实施方式同样地，在沟道5内以被欧姆金属层7包围的状态埋入有电极金属层8。电极金属层8包括：沟道5内的埋入部8a；和在沟道5外从沟道5的开口端沿着硅衬底2的背面2b引出的引出部8b。引出部8b从沟道5被引出，覆盖硅衬底2的背面2b整体。电极金属层8的背面(引出部8b的背面)遍及整体形成为平坦状。由此，形成有由欧姆金属层7和电极金属层8构成的阴极电极6。
114.此外，电极金属层8也可以不完全埋入在沟道5内。在该情况下，电极金属层8的背面也可以不是平坦的。
115.漂移层4的背面4b中的与沟道5的底面相当的区域被阴极电极6的欧姆金属层7覆盖。换言之，漂移层4的背面4b中的与沟道5的底面相当的区域与欧姆金属层7接触。漂移层4的背面4b中的其以外的区域(在俯视时比沟道5的周边缘靠外侧的区域)与缓冲层3的正面3a接触。
116.图9a和图9b是表示半导体器件1c的制造工序的一部分的截面图，是与图8的剖切
截面对应的截面图。
117.在制造半导体器件1c的情况下，首先，进行与上述的图4a～图4e的工序同样的工序。通过图4e的工序形成阳极电极14时，如图9a所示，通过光刻和蚀刻，在硅衬底2与缓冲层3的层叠体形成从硅衬底2的背面2b的中央部达到漂移层4的背面4b的1个沟道5。
118.接着，如图9b所示，例如通过溅射法在沟道5的内面和硅衬底2的背面2b形成钛(ti)层，形成欧姆金属层7。
119.最后，例如通过蒸镀法在欧姆金属层7上形成镀铜种子层后，通过镀覆法在镀铜种子层上将铜成膜。由此，在沟道5内埋入作为电极金属层8的材料的铜(cu)。由此，形成由埋入部8a和引出部8b构成的电极金属层8。由此，形成由欧姆金属层7和电极金属层8构成的阴极电极6，得到如图7和图8所示的半导体器件c。
120.在第四实施方式的半导体器件1c中，能够获得与第一实施方式的半导体器件1同样的效果。
121.图10是用于说明本发明的第五实施方式的半导体器件的结构的图解性的截面图，是与图8的剖切截面对应的截面图。在图10中，在与图8的各部对应的部分标注与图8相同的附图标记来表示。此外，第五实施方式的半导体器件1d的平面图与第四实施方式的半导体器件1c的平面图(图7)是相同的。
122.第五实施方式的半导体器件1d，在漂移层4为2层构造这一点与第四实施方式的半导体器件1c不同。
123.第五实施方式的半导体器件1d中，漂移层4由形成在缓冲层3上的下层的第一漂移层41和层叠在第一漂移层41上的上层的第二漂移层42构成。第一漂移层41由掺杂有n型杂质的氧化镓类半导体层构成。作为氧化镓类半导体层，例如能够使用(in
x1
ga
1-x1
)2o3(0≤x1＜1)层或者(al
x2
ga
1-x2
)2o3(0≤x2＜1)。
124.在该实施方式中，第一漂移层41由掺杂有n型杂质的氧化镓(ga2o3)层构成。另外，在该实施方式中，n型杂质为硅(si)。n型杂质的浓度为1
×
10
18
cm-3
～1
×
10
20
cm-3
程度。在该实施方式中，n型杂质的浓度为1
×
10
19
cm-3
程度。第一漂移层41的膜厚为200nm程度。此外，n型杂质也可以为锡(sn)。
125.第二漂移层42由无掺杂的氧化镓类半导体层构成。作为氧化镓类半导体层，例如能够使用(in
x1
ga
1-x1
)2o3(0≤x1＜1)层或者(al
x2
ga
1-x2
)2o3(0≤x2＜1)。在该实施方式中，第二漂移层42由无掺杂的氧化镓(ga2o3)层构成。第二漂移层42的膜厚为200nm程度。
126.在第五实施方式的半导体器件1d中，能够获得与第一实施方式的半导体器件1同样的效果。
127.图11是用于说明本发明的第六实施方式的半导体器件的结构的图解性的截面图，是与图8的剖切截面对应的截面图。在图11中，对于与图8的各部对应的部分标注与图8相同的附图标记来表示。此外，第六实施方式的半导体器件1e的平面图与第四实施方式的半导体器件1c的平面图(图7)是相同的。
128.第六实施方式的半导体器件1e中，沟道5的深度和缓冲层3的材料与第四实施方式的半导体器件1c不同。
129.在第六实施方式的半导体器件1e中，缓冲层3由具有面内3次对称的结晶构造的砷化铝(alas)构成。由alas构成的缓冲层3的主面(正面3a和背面3b)为(111)面。即，在该实施
方式中，作为缓冲层3使用了(111)面为主面的立方晶材料。此外，作为缓冲层3，也可以使用立方aln、c(金刚石)等的立方晶材料。
130.在第六实施方式的半导体器件1e中，沟道5没有进入缓冲层3的内部。具体而言，沟道5通过从硅衬底2的背面2b向硅衬底2的正面2a下挖而形成于硅衬底2。并且，沟道5贯通硅衬底2达到缓冲层3的背面3b。在该实施方式中，沟道5的底面由缓冲层3的背面3b形成。
131.与第一实施方式同样地，在沟道5的内面和硅衬底2的背面2b形成有欧姆金属层7。但是，在第六实施方式的半导体器件1e中，欧姆金属层7与缓冲层3的背面3b进行欧姆接触。另外，与第一实施方式同样地，在沟道5内以被欧姆金属层7包围的状态埋入有电极金属层8。由此，形成由欧姆金属层7和电极金属层8构成的阴极电极6。
132.因此，在第六实施方式的半导体器件1e中，缓冲层3的背面3b中的与沟道5的底面相当的区域被阴极电极6的欧姆金属层7覆盖。换言之，缓冲层3的背面3b中的与沟道5的底面相当的区域与欧姆金属层7接触。缓冲层3的背面中的其以外的区域与硅衬底2的正面2a接触。漂移层4的背面4b的整体与缓冲层3的正面3a接触。
133.在第六实施方式的半导体器件1e中，也能够获得与第一实施方式的半导体器件1同样的效果。
134.在第六实施方式的半导体器件1e中，也可以将漂移层4按照第五实施方式的半导体器件1d的方式形成为2层构造。
135.以上，关于本发明的第一～第六实施方式进行了说明，本发明也能够进一步以其他的方式实施。例如，在上述的第一～第三实施方式中，多个沟道5配置成在俯视时为矩阵状、交错状等的格子状，但也可以不配置为格子状。另外，沟道5的截面形状和大小能够任意地设定。
136.另外，在上述第一～第三实施方式中，多个沟道5在俯视时形成在半导体器件1、1a、1b的大致整个区域，但在形成多个沟道5的区域能够任意地设定。例如，多个沟道5在俯视时，也可以仅形成在半导体器件1、1a、1b的中央部的区域，也可以仅形成在周边缘部的区域中。
137.另外，在上述的第一～第六实施方式中，沟道5在俯视时形成为圆形形状，但也可以形成为椭圆形状、多边形形状等的圆形形状以外的形状。另外，沟道5的大小也可以设定为任意的大小。
138.另外，例如在上述第一～第六实施方式中，阳极电极14为肖特基金属层15和电极金属层16的2层构造，但也可以是1层构造或者3层以上的构造。肖特基金属层15和电极金属层16的材料能够适当地选择适合的材料使用。肖特基金属层15和电极金属层16的厚度为一例，能够适当地选择适合的值使用。另外，阳极电极14的平面形状为圆形形状，但也可以是椭圆形形状、多边形形状等的圆形形状以外的形状。
139.另外，在上述的第一～第六实施方式中，阴极电极6为欧姆金属层7和电极金属层8的2层构造，但也可以为1层构造或者3层以上的构造。欧姆金属层7和电极金属层8的材料能够适当地选择适合的材料使用。欧姆金属层7和电极金属层8的厚度为一例，能够适当地选择适合的值使用。
140.另外，上述的第一、第二、第四和第五实施方式中，缓冲层3为aln层，但第一、第二、第四和第五实施方式中的缓冲层3也可以是alas层、立方aln层、c(金刚石)层等。
141.关于本发明的实施方式进行了详细地说明，这些说明是只不过为了使本发明的技术内容明确而使用的具体例子，本发明不应该限定于这些具体例来解释，本发明的范围仅通过附加的权利要求的范围来限定。
142.本技术与2020年3月3日向日本国特许厅提出的日本特愿2020-036144号对应，该申请的全部公开内容在此通过引用作为编入的内容。
143.附图标记的说明
144.1、1a、1b、1c、1d、1e 半导体器件
145.2 硅衬底
146.2a 表面
147.2b 背面
148.3 缓冲层
149.3a 表面
150.3b 背面
151.4 漂移层
152.4a 表面
153.4b 背面
154.5 沟道
155.6 阴极电极
156.7 欧姆金属层
157.8 电极金属层
158.8a 埋入部
159.8b 引出部
160.11 场绝缘膜
161.12 开口
162.13 周边缘部
163.14 阳极电极
164.15 肖特基金属层
165.16 电极金属层
166.41 第一漂移层
167.42 第二漂移层
168.101 半导体封装
169.102 树脂封装件
170.103 阳极端子
171.104 阴极端子
172.105 衬垫
173.106 端子部分
174.107 键合导线。