三维存储结构及其制作方法、三维存储器及存储系统与流程

三维存储结构及其制作方法、三维存储器及存储系统
【技术领域】
1.本技术涉及存储器技术领域，具体涉及一种三维存储结构及其制作方法、三维存储器及存储系统。


背景技术：

2.随着技术的发展，半导体工业不断寻找新的生产方式，以使得存储器件中的每一存储器裸片具有更多数量的存储器单元。其中，3d nand(三维存储器)由于其存储密度高、成本低等优点，已成为目前较为前沿、且极具发展潜力的存储器技术。
3.但是，随着三维存储器中堆叠层的单层厚度不断减小，如何提高三维存储器的数据保持特性是当前存储器技术中一个相当困扰的问题，急待提出解决该问题的新方法。


技术实现要素：

4.本技术实施例提供一种三维存储结构及其制作方法、三维存储器及存储系统，以提高三维存储器的数据保持特性。
5.为了至少部分解决上述问题，本技术实施例提供了一种三维存储结构的制作方法，该三维存储结构的制作方法包括：形成堆叠结构，堆叠结构包括在纵向上多层交替层叠设置的第一材料层和第二材料层；形成在纵向上贯穿堆叠结构的沟道孔；在露出于沟道孔内壁的所述第一材料层表面上形成第一电荷存储体；在所述第一电荷存储体的在所述纵向上的至少一侧上形成间隔层；在所述沟道孔内壁上于横向上对应于所述第二材料层的部位形成第二电荷存储体，所述第二电荷存储体与所述第一电荷存储体在所述纵向上被所述间隔层隔开。
6.其中，形成所述第二电荷存储体的步骤，具体包括：在所述沟道孔的内壁上形成第三材料层；对所述第三材料层进行去除处理，以保留所述第三材料层中于横向上对应于所述第二材料层位置的部分第三材料层，而形成所述第二电荷存储体。
7.其中，形成所述第一电荷存储体的步骤，具体包括：对露出于所述沟道孔内壁的所述第一材料层表面进行转化处理而形成第一电荷存储体，所述第一电荷存储体从所述第一材料层中未被转化的第一剩余第一材料层，向所述沟道孔内的方向延伸至所述沟道孔内。
8.其中，所述第一材料层的材质为多晶硅，所述转化处理为氮化处理，所述第一电荷存储体的材质为氮化硅。
9.其中，在形成所述第二电荷存储体的步骤之后，还包括：去除所述第二材料层，以在两个所述第一剩余第一材料层之间形成第一间隙；在露出于所述第一间隙中的所述第二电荷存储体表面上形成第一电荷阻挡层。
10.其中，在形成所述第一间隙的步骤之后，还包括：对露出于所述第一间隙的所述第一剩余第一材料层表面进行氧化处理，以形成层间绝缘层。
11.其中，在形成所述层间绝缘层的同时，在两个所述第一间隙之间的两个所述层间绝缘层之间留下未被氧化的第二剩余第一材料层。
12.其中，在形成所述层间绝缘层的步骤之后，还包括：去除所述第二剩余第一材料层，以在所述层间绝缘层之间形成第二间隙；在露出于所述第二间隙中的所述第一电荷存储体表面上形成第二电荷阻挡层；在所述第一间隙和所述第二间隙中形成栅极层。
13.其中，在形成所述第二电荷阻挡层的步骤之前，还包括：对露出于所述第一间隙的所述第一电荷存储体进行氧化处理，并使所述第一电荷存储体靠近所述第一剩余第一材料层的一侧表面上形成凸起；通过所述第二间隙去除所述第一电荷存储体的所述凸起。
14.其中，对所述第一电荷存储体在所述纵向上的氧化厚度与对所述第一剩余第一材料层在所述纵向上的氧化厚度之比值介于1/8至1/2之间。
15.其中，对所述第一剩余第一材料层在所述纵向上的氧化厚度与所述第一材料层的厚度之比值介于1/4至1/3之间。
16.其中，所述方法还包括：通过所述第一间隙将所述第一剩余第一材料层转化为层间绝缘层；在所述第一间隙中形成栅极层。
17.其中，形成所述间隔层的步骤，具体包括：对所述第一电荷存储体露出的表面进行氧化处理，以形成所述间隔层。
18.其中，在形成所述第二电荷存储体的步骤之后，还包括：在所述第一电荷存储体背离所述第一材料层的一侧上和所述第二电荷存储体背离所述沟道孔内壁的一侧上形成电荷隧穿层；在所述电荷隧穿层背离所述沟道孔内壁的一侧上形成沟道层。
19.其中，所述第一材料层的厚度与所述第二材料层的厚度之比值介于2至3之间。
20.为了至少部分解决上述问题，本技术实施例还提供了一种三维存储结构，该三维存储结构包括：堆栈；在第一方向上贯穿所述堆栈的沟道结构，所述沟道结构包括在所述第一方向上延伸的电荷存储层，所述电荷存储层包括在所述第一方向上交替分布的多个第一电荷存储体和多个第二电荷存储体；多个间隔层，所述多个间隔层沿所述第一方向间隔分布，且所述第二电荷存储体与所述第一电荷存储体被所述间隔层分隔开。
21.其中，堆栈包括在第一方向上层叠设置的多个栅极层，且各所述栅极层交替与所述第一电荷存储体和所述第二电荷存储体对应设置。
22.其中，第一电荷存储体在第一方向上的宽度，大于与所述第一电荷存储体对应设置的所述栅极层在所述第一方向上的宽度。
23.其中，所述三维存储结构还包括：层间绝缘层，所述层间绝缘层将相邻所述栅极层隔开；其中，所述第一电荷存储体在所述第一方向上的宽度，小于或等于两个相邻所述栅极层之间的所述层间绝缘层在所述第一方向上的宽度的两倍、和与所述第一电荷存储体对应设置的所述栅极层在所述第一方向上的宽度之和。
24.其中，第二电荷存储体在第一方向上的宽度，小于或等于与所述第二电荷存储体对应设置的所述栅极层在所述第一方向上的宽度。
25.其中，所述第一电荷存储体在第二方向上的宽度小于或等于所述第二电荷存储体在所述第二方向上的宽度，所述第二方向垂直于所述第一方向。
26.其中，第一电荷存储体在第一方向上的宽度大于第二电荷存储体在第一方向上的宽度。
27.其中，沟道结构还包括电荷阻挡层、电荷隧穿层以及沟道层，其中，电荷阻挡层环绕电荷存储层，所述电荷隧穿层环绕所述沟道层，并被所述电荷存储层环绕。
28.为了至少部分解决上述问题，本技术实施例还提供了一种三维存储器，该三维存储器包括上述任一项的三维存储结构以及外围电路结构，所述外围电路结构与所述三维存储结构电连接。
29.为了至少部分解决上述问题，本技术实施例还提供了一种存储系统，该存储系统包括控制器及上述任一项的三维存储器，控制器耦合至三维存储器，且用于控制三维存储器存储数据。
30.本技术实施例的有益效果是：本技术实施例提供的三维存储结构及其制作方法、三维存储器及存储系统，通过形成堆叠结构，堆叠结构包括在纵向上多层交替层叠设置的第一材料层和第二材料层，并形成在纵向上贯穿堆叠结构的沟道孔，然后在露出于沟道孔内壁的第一材料层表面上形成第一电荷存储体，并在第一电荷存储体的在纵向上的至少一侧上形成间隔层，之后在沟道孔内壁上于横向上对应于第二材料层的部位形成第二电荷存储体，第二电荷存储体与第一电荷存储体在纵向上被间隔层隔开，从而能够阻止三维存储结构的电荷存储层中电荷沿沟道方向的迁移，提高了三维存储器的数据保持特性。
【附图说明】
31.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术实施例的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
32.图1是本技术实施例提供的三维存储结构的制作方法的流程示意图；
33.图2是本技术实施例提供的步骤s11完成后的剖面结构示意图；
34.图3是本技术实施例提供的步骤s12完成后的剖面结构示意图；
35.图4是本技术实施例提供的步骤s13完成后的剖面结构示意图；
36.图5是本技术实施例提供的步骤s14完成后的剖面结构示意图；
37.图6是本技术实施例提供的步骤s151完成后的剖面结构示意图；
38.图7是本技术实施例提供的步骤s152完成后的剖面结构示意图；
39.图8是本技术实施例提供的形成绝缘填充层后的剖面结构示意图；
40.图9是本技术实施例提供的步骤s16完成后的剖面结构示意图；
41.图10是本技术实施例提供的步骤s17完成后的剖面结构示意图；
42.图11是本技术实施例提供的步骤s18完成后的剖面结构示意图；
43.图12是本技术实施例提供的形成剩余第一电荷存储体后的剖面结构示意图；
44.图13是本技术实施例提供的步骤s19完成后的剖面结构示意图；
45.图14是本技术实施例提供的步骤s20完成后的剖面结构示意图；
46.图15是本技术实施例提供的形成层间绝缘层后的另一剖面结构示意图；
47.图16是本技术实施例提供的形成栅极层后的另一剖面结构示意图；
48.图17是另一实施例提供的形成沟道孔后的剖面结构示意图；
49.图18是另一实施例提供的形成空隙后的剖面结构示意图；
50.图19是又一实施例提供的形成沟道结构后的剖面结构示意图；
51.图20是又一实施例提供的露出沟道结构中的电荷存储层后的剖面结构示意图；
52.图21是本技术实施例提供的三维存储器的结构示意图；
53.图22是本技术实施例提供的存储系统的结构示意图；
54.图23是本技术实施例提供的电子设备的结构示意图。
【具体实施方式】
55.下面结合附图和实施例，对本技术实施例作进一步的详细描述。特别指出的是，以下实施例仅用于说明本技术实施例，但不对本技术实施例的范围进行限定。同样的，以下实施例仅为本技术实施例的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术实施例保护的范围。
56.另外，本技术实施例所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本技术实施例，而非用以限制本技术实施例。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些相关的部分。
[0057]
本技术实施例可以各种形式呈现，以下将描述其中一些示例。
[0058]
请参阅图1，图1是本技术实施例提供的三维存储结构的制作方法的流程示意图，该三维存储结构的制作方法具体流程可以如下：
[0059]
步骤s11：形成堆叠结构，堆叠结构包括在纵向上多层交替层叠设置的第一材料层和第二材料层。
[0060]
其中，步骤s11完成后的剖面结构示意图可以如图2所示。
[0061]
具体地，可以在基底11上形成堆叠结构12。其中，基底11用于支撑其上的器件结构，且可以包括硅、锗或绝缘体上硅(silicon-on-insulator，soi)等半导体材料。堆叠结构12可以包括在垂直于基底11的纵向z上多层交替层叠设置的第一材料层121和第二材料层122。
[0062]
在上述堆叠结构12中，第一材料层121可以形成于相邻两个第二材料层122之间，第一材料层121的材质可以但不限于为多晶硅等半导体材料，第二材料122的材质可以但不限于为氧化硅等绝缘材料。在一个具体实施例，上述堆叠结构12可以具体为多晶硅层/氧化硅层的叠层结构。
[0063]
具体地，第一材料层121的厚度可以大于第二材料层122的厚度。在一个具体示例中，第一材料层121的厚度与第二材料层122的厚度之比值可以介于2至3之间，例如，可以为2.0、2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9、3.0等。
[0064]
步骤s12：形成在纵向上贯穿堆叠结构的沟道孔。
[0065]
其中，步骤s12完成后的剖面结构示意图可以如图3所示。
[0066]
具体地，可以采用各向异性刻蚀工艺，例如，采用干法刻蚀工艺(比如，等离子刻蚀工艺、反应离子刻蚀工艺等)，在垂直于基底11的纵向z上由上至下刻蚀上述堆叠结构12，形成穿过堆叠结构12直达基底11的沟道孔13。
[0067]
在一个具体实施例中，如图3所示，上述沟道孔13还可以在纵向z上贯穿堆叠结构12，并延伸至基底11内部，以在基底11上形成凹槽11a，从而实现充分刻蚀，以确保基底11能够经由沟道孔13露出。
[0068]
步骤s13：在露出于沟道孔内壁的第一材料层表面上形成第一电荷存储体。
[0069]
其中，步骤s13完成后的剖面结构示意图可以如图4所示。
[0070]
第一电荷存储体14用以在三维存储结构中向存储单元提供电荷存储层(或称为电荷捕获层)，且可以包括具有电荷捕获能力的材料(比如，氮化硅)。
[0071]
第一电荷存储体14的数量可以为多个，且该多个第一电荷存储体14可以沿上述纵向z间隔分布。并且，该多个第一电荷存储体14与上述堆叠结构12中的多个第一材料层121可以一一对应，也即，上述第一电荷存储体14的数量可以与上述堆叠结构12中第一材料层121的数量相等。具体地，上述第一电荷存储体14可以为环形结构，且该环形结构的外壁与对应的第一材料层121a可以相邻且相接触。
[0072]
在一个具体实施例中，如图4所示，可以对露出于沟道孔13内壁的第一材料层121表面进行转化处理而形成上述第一电荷存储体14。也即，第一电荷存储体14可以具体为上述第一材料层121中经由沟道孔13内壁露出的部分第一材料层被转化后得到的产物。并且，该第一电荷存储体14会从上述第一材料层121中未被转化的第一剩余第一材料层121a，向沟道孔13内的方向延伸至沟道孔13内。其中，第一电荷存储体14的材质与上述第一材料层121的材质不同。
[0073]
可以理解的是，上述第一剩余第一材料层121a为第一材料层121中除被转化为第一电荷存储体14的部分第一材料层以外的剩余部分。并且，该第一剩余第一材料层121a与上述第一电荷存储体14可以在与上述纵向z正交的方向(比如，横向x)上并列设置且相接触。具体地，上述第一电荷存储体14可以为环形柱体，且该环形柱体的外壁与上述第一剩余第一材料层121a相邻且相接触。
[0074]
具体地，上述转化处理可以为氮化处理，上述第一电荷存储体14的材质可以为氮化物。也即，上述第一电荷存储体14可以是通过对上述第一材料层121中经由沟道孔13内壁露出的部分第一材料层进行氮化处理而得到的氮化物。
[0075]
在一个可能的应用场景中，上述第一材料层121的材质可以为多晶硅，上述转化处理可以为氮化处理，对应上述第一电荷存储体14的材质可以具体为氮化硅。
[0076]
需要说明的是，第一材料层121(比如，多晶硅层)在被氮化处理后，其会发生膨胀。也即，在上述第一材料层121中经由沟道孔13内壁露出的部分第一材料层被氮化为作为第一电荷存储体14的氮化物后，该氮化物的体积会大于被氮化的该部分第一材料层的体积。且由于氮化方向是从沟道孔13内壁向第一材料层121内部的方向，也即，第一材料层121中靠近沟道孔13内壁的第一材料比远离沟道孔13内壁的第一材料更早被氮化，故被氮化的第一材料会从第一材料层121内部向沟道孔13内的方向膨胀，以进入到沟道孔13的内部，而形成上述第一电荷存储体14。
[0077]
步骤s14：在第一电荷存储体的在纵向上的至少一侧上形成间隔层。
[0078]
其中，步骤s14完成后的剖面结构示意图可以如图5所示。
[0079]
间隔层15能够阻止位于其相对两侧的膜层之间发生电荷迁移，并可以包括具有电荷阻挡能力的材料(比如，氧化硅)。
[0080]
具体地，间隔层15可以覆盖上述第一电荷存储体14在纵向z上的相对两表面中的至少一个表面。例如，间隔层15可以只覆盖上述第一电荷存储体14在纵向z上的一侧表面(比如，背离基底11的一侧表面)上，或者，还可以只覆盖上述第一电荷存储体14在纵向z上
的相对两表面上。
[0081]
在一个具体实施例中，如图5所示，上述间隔层15还可以覆盖上述第一电荷存储体14露出的所有表面，其中，该所有表面包括上述第一电荷存储体14在纵向z上的相对两表面、以及上述第一电荷存储体14背离第一剩余第一材料层121a(或第一材料层121)的表面。
[0082]
并且，具体实施时，可以对上述第一电荷存储体14露出的表面进行氧化处理，以形成上述间隔层15。也即，上述间隔层15可以具体为上述第一电荷存储体14露出的表面的材料被氧化后得到的氧化物。例如，上述第一电荷存储体14的材料为氮化硅，则该间隔层15的材质可以为氧化硅。
[0083]
步骤s15：在沟道孔内壁上于横向上对应于第二材料层的部位形成第二电荷存储体，第二电荷存储体与第一电荷存储体在纵向上被间隔层隔开。
[0084]
在一个实施例中，上述步骤s15可以具体包括：
[0085]
步骤s151：在沟道孔的内壁上形成第三材料层。
[0086]
其中，步骤s151完成后的剖面结构示意图可以如图6所示。
[0087]
第三材料层16位于形成有第一电荷存储体14的沟道孔13内壁上，并覆盖上述间隔层15。
[0088]
具体地，可以采用物理气相沉积法、化学气相淀积法、原子层沉积法、激光辅助淀积法等薄膜沉积方法，在形成有第一电荷存储体14的沟道孔13内，于该沟道孔13的内壁上沉积形成上述第三材料层16。
[0089]
其中，第三材料层16用以在三维存储结构中向存储单元提供电荷存储层，且可以包括具有电荷捕获能力的材料(比如，氮化硅)。并且，具体实施时，该第三材料层16的材质与上述第一电荷存储体14的材质可以相同，也可以不相同。
[0090]
步骤s152：对第三材料层进行去除处理，以保留第三材料层中于横向上对应于第二材料层位置的部分第三材料层，而形成第二电荷存储体。
[0091]
其中，步骤s152完成后的剖面结构示意图可以如图7所示。
[0092]
具体地，可以去除第三材料层16中位于第一电荷存储体14背离第一材料层121(或第一剩余第一材料层121a)的一侧上的部分第三材料层，以保留第三材料层16中于横向z上对应于第二材料层122位置的部分第三材料层以及第三材料层16中对应于基底11位置的部分第三材料层，而形成第二电荷存储体17。
[0093]
在本实施例中，第二电荷存储体17的数量可以为多个，且该多个第二电荷存储体17可以沿上述纵向z间隔分布，并且，该多个第二电荷存储体17与上述多个第一电荷存储体14还可以在上述纵向z上交替地排布。具体地，在纵向z上相邻的第二电荷存储体17和第一电荷存储体14可以被上述间隔层15隔开而不接触，从而隔绝了第二电荷存储体17和第一电荷存储体14之间的连接，能够阻止第二电荷存储体17和第一电荷存储体14之间的电荷迁移，并提高了三维存储结构的数据保持特性。
[0094]
具体地，上述多个第二电荷存储体17与上述堆叠结构12中的多个第二材料层122一一对应，也即，上述第二电荷存储体17的数量可以与上述堆叠结构12中第二材料层122的数量相等。在一个具体实施例中，上述第二电荷存储体17可以为环形结构，且该环形结构的外壁与对应的第二材料层122相邻且相接触。
[0095]
并且，在图6所示的间隔层15覆盖第一电荷存储体14露出的所有表面的实施例中，
可以采用各向同性刻蚀工艺(例如，湿法刻蚀工艺)，以上述间隔层15为刻蚀停止层，相对于上述间隔层15选择性刻蚀上述第三材料层16，直至露出上述间隔层15后停止刻蚀，从而在刻蚀结束后，能够确保上述第三材料层16中位于第一电荷存储体14背离第一剩余第一材料层121a(或第一材料层121)的一侧上的部分第三材料层被刻蚀去除，并使得上述第三材料层16中未被去除的剩余第三材料层能够提供在上述纵向z上间隔分布的多个第二电荷存储体17。
[0096]
需要说明的是，在本实施例的三维存储结构中，各个存储单元串中的电荷存储层可以由在纵向z上交替且间隔设置的多个第一电荷存储体14和多个第二电荷存储体17提供，从而使得各个存储单元串中的电荷存储层在沟道方向(也即，上述纵向z)上是不连续的，因而能够有效减小存储单元串中的存储单元之间的耦合效应，并隔断了存储单元串的电荷存储层中电荷在沟道方向上的迁移，有利于提高三维存储结构的可靠性和数据保持特性。
[0097]
本发明人在长期研发中发现，一些实施例提供的三维存储结构的制作方法，如图17和图18所示，为了形成在纵向z上不连续的电荷存储层，该三维存储结构的制作方法会在形成包括在纵向z上多层交替层叠设置的栅极牺牲层221和栅绝缘层222的堆叠结构22之后，形成贯穿堆叠结构22的沟道孔23，并通过该沟道孔23对堆叠结构22中的栅极牺牲层121进行刻蚀，以在栅极牺牲层121和沟道孔13之间形成空隙，之后可以在该空隙和上述沟道孔23的内壁上沉积电荷存储材料(比如，氮化硅)，而得到在纵向z上不连续的电荷存储层。然而，通过图17和图18所示的方法来形成上述在纵向z上不连续的电荷存储层，这会使沟道孔23的横向尺寸扩大，进而导致最终制得的三维存储结构的存储密度降低。
[0098]
可以理解的是，相比较于图17和图18所示的用以形成上述在纵向z上不连续的电荷存储层的方案，本实施例通过在沟道孔13内壁上形成上述第一电荷存储体14和上述第二电荷存储体17，能够在得到上述在纵向z上不连续的电荷存储层的同时，避免沟道孔23的横向尺寸扩大，从而避免了最终制得的三维存储结构的存储密度降低。
[0099]
并且，本发明人还发现，另一些实施例提供的三维存储结构的制作方法，如图19和图20所示，为了形成在纵向z上不连续的电荷存储层，该三维存储结构的制作方法会在形成包括在纵向z上多层交替层叠设置的栅极牺牲层321和栅绝缘层322的堆叠结构32、以及贯穿该堆叠结构32的沟道结构之后，去除堆叠结构32中的栅极牺牲层321而形成栅极空隙，之后可以通过该栅极空隙对沟道结构中的电荷阻挡层331进行刻蚀，以露出沟道结构中的电荷存储层332，接着可以通过栅极空隙对沟道结构中的电荷阻挡层331的露出部分进行刻蚀，而得到在纵向z上不连续的电荷存储层。然而，通过图19和图20所示的方法来形成上述在纵向z上不连续的电荷存储层，这虽不会造成沟道孔的横向尺寸扩大，但在刻蚀电荷阻挡层331以露出电荷存储层332的过程中，靠近栅线缝隙(图中未示出)的沟道结构中的电荷阻挡层331会由于与刻蚀剂反应的时间较长，而导致位于电荷存储层332与栅绝缘层322之间的部分电荷阻挡层易被损伤，甚至会被完全去除，进而导致结构坍塌。
[0100]
可以理解的是，相比较于图19和图20所示的用以形成上述在纵向z上不连续的电荷存储层的方案，本实施例通过在沟道孔13内壁上形成上述第一电荷存储体14和上述第二电荷存储体17，而得到上述在纵向z上不连续的电荷存储层，并且电荷阻挡层的形成工艺位于上述在纵向z上不连续的电荷存储层的形成工艺之后，从而不仅能够避免沟道孔的横向
尺寸扩大，还能够在形成上述在纵向z上不连续的电荷存储层的过程中避免电荷阻挡层被损伤。
[0101]
在上述实施例中，如图8所示，在形成上述第二电荷存储体17之后，上述方法还可以包括：在第一电荷存储体14背离第一剩余第一材料层121a(或第一材料层121)的一侧上和第二电荷存储体17背离沟道孔13内壁的一侧上形成电荷隧穿层18；以及，在电荷隧穿层18背离沟道孔13内壁的一侧上形成沟道层19。其中，电荷隧穿层18和沟道层19的材质可以分别为氧化硅、和多晶硅。
[0102]
具体地，在形成上述沟道层19之后，上述方法还可以包括：在形成有沟道层19的沟道孔13内填充电介质材料(例如，氧化硅)，形成绝缘填充层20，以填充沟道孔13中的剩余空间，进而得到由上述绝缘填充层20、电荷隧穿层18、沟道层19、第一电荷存储体14、第二电荷存储体17和间隔层15构成的沟道柱。
[0103]
在一些具体实施例中，在形成上述绝缘填充层20之后，上述方法还可以包括：形成在纵向z上贯穿堆叠结构12并延伸至基底11的栅线缝隙(图中未示出)。
[0104]
在一些实施例中，在上述步骤s15之后，上述方法还可以包括：
[0105]
步骤s16：去除第二材料层，以在两个第一剩余第一材料层之间形成第一间隙。
[0106]
其中，步骤s16完成后的剖面结构示意图可以如图9所示。
[0107]
具体地，可以经由前序工艺步骤中形成的栅线缝隙去除上述堆叠结构12中的第二材料层122，以形成上述第一间隙21，从而于第一间隙21中露出第二电荷存储体17。例如，可以通过栅线缝隙，相对于第一剩余第一材料层121a(或第一材料层121)、第二电荷存储体17和第一电荷存储体14，选择性地刻蚀去除上述堆叠结构12中的第二材料层122，而形成上述第一间隙21。
[0108]
可以理解的是，在形成上述第一间隙21之后，前序工艺步骤中形成的上述沟道柱会向上述堆叠结构12中的第一剩余第一材料层121a(或第一材料层121)提供支撑，从而避免上述堆叠结构12中的第一剩余第一材料层121a(或第一材料层121)由于失去支撑而出现塌陷的问题。
[0109]
步骤s17：在露出于第一间隙中的第二电荷存储体表面上形成第一电荷阻挡层。
[0110]
其中，步骤s17完成后的剖面结构示意图可以如图10所示。
[0111]
具体地，如图9所示，在形成上述第一间隙21之后，上述第二电荷存储体17原先与第二材料层122相接触的表面会暴露出来。并且，具体实施时，可以对露出于第一间隙21的第二电荷存储体17表面进行氧化处理而形成上述第一电荷阻挡层24。也即，该第一电荷阻挡层24可以为上述第二电荷存储体17的从第一间隙21露出的表面的材料被氧化后得到的氧化物。例如，在上述第二电荷存储体17的材质为氮化硅时，对应该第一电荷阻挡层24的材质可以为氧化硅。其中，第二电荷存储体17在横向x上的氧化厚度可以小于氧化处理前的第二电荷存储体17在横向x上的厚度，以确保在形成上述第一电荷阻挡层24的步骤结束时，氧化处理后的第二电荷存储体17在横向x上仍能有一定厚度。
[0112]
并且，在一些替代实施例中，还可以采用薄膜沉积工艺(比如，化学气相沉积工艺或原子层沉积工艺等)在上述第二电荷存储体17露出于第一间隙21的表面上沉积形成上述第一电荷阻挡层24。
[0113]
在一些具体实施例中，如图10所示，在形成上述第一间隙21之后，上述方法还可以
包括：对露出于第一间隙21的第一剩余第一材料层121a(或第一材料层121)表面进行氧化处理，以形成层间绝缘层10。也即，该层间绝缘层10为上述第一材料层121(或第一剩余第一材料层121a)从第一间隙21露出的表面的材料被氧化后得到的氧化物。例如，在上述第一材料层121的材质为多晶硅时，对应该层间绝缘层10的材质可以为氧化硅。
[0114]
并且，具体实施时，上述第一电荷阻挡层24和层间绝缘层10可以由相同的氧化工艺步骤形成。也即，可以在对露出于第一间隙21的第二电荷存储体17表面进行氧化处理而形成上述第一电荷阻挡层24时，同时对露出于第一间隙21的第一剩余第一材料层121a(或第一材料层121)表面进行氧化处理而形成上述层间绝缘层10。
[0115]
其中，第二电荷存储体17的氧化速率小于第一剩余第一材料层121a(或第一材料层121)的氧化速率，以确保第二电荷存储体17在横向x上的氧化厚度能够相比较于第一剩余第一材料层121a(或第一材料层121)在纵向z上的氧化厚度比较小。
[0116]
并且，为了增大上述第二电荷存储体17和第一剩余第一材料层121a(或第一材料层121)的氧化速率差异，上述第一剩余第一材料层121a(或第一材料层121)的材质可以具体为多晶硅或掺杂多晶硅，上述第二电荷存储体17的材质可以具体为氮化硅，其中，氮化硅的氧化速率小于多晶硅的氧化速率，多晶硅的氧化速率小于掺杂多晶硅的氧化速率。
[0117]
需要说明的是，在通过对露出于沟道孔13内壁的第一材料层121表面进行转化处理而形成上述第一电荷存储体14的上述实施例中，如图9所示，上述第一电荷存储体14原先与第二材料层122相接触的表面也会从第一间隙21中暴露出来。
[0118]
相应地，如图10所示，在形成上述第一间隙21之后，上述方法还可以包括：对露出于第一间隙21的第一电荷存储体14进行氧化处理，并使第一电荷存储体14靠近第一剩余第一材料层121a的一侧表面上形成凸起。
[0119]
并且，具体实施时，上述凸起和层间绝缘层10可以由相同的氧化工艺步骤形成。也即，在对露出于第一间隙21的第一剩余第一材料层121a表面进行氧化处理而形成上述层间绝缘层10的过程中，露出于第一间隙21的第一电荷存储体14表面也会被氧化，以在露出于第一间隙21的第一电荷存储体14表面上形成氧化物层30，从而在第一电荷存储体14靠近第一剩余第一材料层121a的一侧表面上形成上述凸起。该凸起位于在纵向z上相邻的两个氧化物层30之间，并沿沟道孔13的内壁至外壁方向凸起，且该两个氧化物层30可以具体为露出于第一间隙21的第一电荷存储体14在纵向z上的两端靠近第一剩余第一材料层121a的两个角部被氧化后得到的产物。
[0120]
具体地，在上述第一电荷存储体14的材质为氮化硅时，对应上述氧化物层30的材质可以为氧化硅。并且，如图10所示，在上述层间绝缘层10、氧化物层30和第一电荷阻挡层24的材质相同时，上述层间绝缘层10、氧化物层30和第一电荷阻挡层24可以连接为一体结构。
[0121]
其中，对第一电荷存储体14在纵向z上的氧化厚度与对第一剩余第一材料层121a在纵向z上的氧化厚度之比值可以介于1/8至1/2之间，例如，可以为1/2、1/3、1/4、1/5、1/6、1/7、1/8等。
[0122]
在一个具体实施例中，如图10所示，在形成上述层间绝缘层10的同时，可以在两个第一间隙21之间的两个层间绝缘层10之间留下未被氧化的第二剩余第一材料层121b。可以理解的是，该第二剩余第一材料层121b为上述第一剩余第一材料层121a中除被氧化为层间
绝缘层10的部分第一剩余第一材料层以外的剩余部分。
[0123]
具体地，在结束对上述第一材料层121(或第一剩余第一材料层121a)进行氧化之后，上述第一剩余第一材料层121a(或第一材料层121)中仍有部分未被氧化，且该未被氧化的剩余部分(也即，上述第二剩余第一材料层121b)位于通过氧化上述第一材料层121(或第一剩余第一材料层121a)中的部分所形成的层间绝缘层10之间，并与该层间绝缘层10相接触。
[0124]
也即，在结束对上述第一剩余第一材料层121a(或第一材料层121)的氧化之后，一个第一剩余第一材料层121a(或第一材料层121)会被转化为一个三层结构，且该三层结构由两个层间绝缘层10以及位于该两个层间绝缘层10之间的第二剩余第一材料层121b构成。具体地，该三层结构中的两个层间绝缘层10在上述纵向z上的厚度可以相等，并且，在一个具体实施例中，该三层结构中层间绝缘层10在上述纵向z上的厚度还可以小于或等于该三层结构中第二剩余第一材料层121b在上述纵向z上的厚度。
[0125]
并且，具体实施时，上述第二剩余第一材料层121b在上述纵向z上的厚度可由对上述第一剩余第一材料层121a(或第一材料层121)121a)进行氧化的持续时间控制。其中，对上述第一剩余第一材料层121a(或第一材料层121)进行氧化的持续时间越长，对于上述第二剩余第一材料层121b在上述纵向z上的厚度越小。
[0126]
具体地，对上述第一剩余第一材料层121a(或第一材料层121)在纵向z上的氧化厚度与氧化前的上述第一材料层121的厚度之比值可以介于1/4至1/3之间，例如，可以为1/3.0、1/3.1、1/3.2、1/3.3、1/3.4、1/3.5、1/3.6、1/3.7、1/3.8、1/3.9、1/4.0等。
[0127]
在一些实施例中，在形成上述层间绝缘层10并得到上述第二剩余第一材料层121b之后，上述方法还可以包括：
[0128]
步骤s18：去除第二剩余第一材料层，以在层间绝缘层之间形成第二间隙。
[0129]
其中，步骤s18完成后的剖面结构示意图可以如图11所示。
[0130]
具体地，可以经由前序工艺步骤中形成的栅线缝隙去除位于上述层间绝缘层10之间的上述第二剩余第一材料层121b，以形成上述第二间隙25。例如，可以通过栅线缝隙，相对于上述层间绝缘层10和第一电荷存储体14，选择性地刻蚀去除上述第二剩余第一材料层121b，而形成上述第二间隙25。
[0131]
可以理解的是，在形成上述第二间隙25之后，前序工艺步骤中形成的上述沟道柱会向位于该第二间隙25的在上述纵向z上的相对两侧的上述层间绝缘层10提供支撑，从而避免该层间绝缘层10由于失去支撑而出现塌陷的问题。
[0132]
步骤s19：在露出于第二间隙中的第一电荷存储体表面上形成第二电荷阻挡层。
[0133]
具体地，在上述步骤s18之后，且在上述步骤s19之前，若前序工艺步骤中形成的上述第一电荷存储体14的形状不规整，比如，如图11所示，该第一电荷存储体14靠近第二间隙25的一侧表面形成有凸起，则可以通过上述第二间隙25对该第一电荷存储体14进行修整，以确保修整后的第一电荷存储体14的形状规整，从而有利于提高最终所形成的三维存储结构的电学性能。
[0134]
例如，在图10所示的第一电荷存储体14靠近第二剩余第一材料层121b的一侧表面上形成有凸起的实施例中，如图11所示，在形成上述第二间隙25之后，上述凸起会从该第二间隙25露出。并且，在上述步骤s19之前，如图12所示，上述方法还可以包括：通过第二间隙
25，去除第一电荷存储体14中的上述凸起，而得到剩余第一电荷存储体26。其中，该剩余第一电荷存储体26为上述第一电荷存储体14中除被去除的凸起以外的剩余部分。并且，在一个具体实施例中，该剩余第一电荷存储体26与上述第二电荷存储体17在上述沟道孔13的径向上的厚度可以相同或大致相同，且该剩余第一电荷存储体26在上述基底11上的正投影与上述第二电荷存储体17在上述基底11上的正投影可以完全重叠或基本上完全重叠。
[0135]
具体地，在通过对露出于沟道孔13内壁的第一材料层121表面进行转化处理而形成上述第一电荷存储体14的上述实施例中，上述第一电荷存储体14中被去除的凸起可以具体为上述第一电荷存储体14中位于沟道孔13外且未被氧化为上述氧化物层30的部分第一电荷存储体。
[0136]
并且，具体实施时，可以通过第二间隙25，相对于层间绝缘层10，选择性地刻蚀去除上述第一电荷存储体14中的凸起，而得到上述剩余第一电荷存储体26。
[0137]
相应地，如图13所示，上述步骤s19可以具体为：在露出于第二间隙25的剩余第一电荷存储体26表面上形成第二电荷阻挡层27。
[0138]
可以理解的是，在一些替代实施例中，还可以不去除上述凸起，而直接在露出于第二间隙25中的上述凸起表面上形成上述第二电荷阻挡层27。
[0139]
并且，具体实施时，可以对露出于第二间隙25的剩余第一电荷存储体26(或第一电荷存储体14或凸起)表面进行氧化处理而形成上述第二电荷阻挡层27。也即，该第二电荷阻挡层27可以为上述剩余第一电荷存储体26(或第一电荷存储体14或凸起)的从第一间隙21露出的表面的材料被氧化后得到的氧化物。例如，在上述第一电荷存储体14的材质为氮化硅时，对应该第二电荷阻挡层27的材质可以为氧化硅。并且，在一些具体实施例中，在上述层间绝缘层10、氧化物层30、第一电荷阻挡层24和第二电荷阻挡层27的材质相同时，上述层间绝缘层10、氧化物层30、第一电荷阻挡层24和第二电荷阻挡层27可以连接为一体结构。
[0140]
可以理解的是，在一些替代实施例中，还可以通过薄膜沉积工艺(比如，化学气相沉积工艺)在露出于第二间隙25的剩余第一电荷存储体26(或第一电荷存储体14或凸起)表面上沉积形成上述第二电荷阻挡层27。
[0141]
步骤s20：在第一间隙和第二间隙中形成栅极层。
[0142]
其中，步骤s20完成后的剖面结构示意图如图14所示。
[0143]
具体地，可以在上述第一间隙21和第二间隙25中填充导电材料(比如，钨)，以形成栅极层28，从而得到包括在上述纵向z上交替层叠且间隔设置的多个栅极层28的堆栈。
[0144]
相应地，在本实施例的三维存储结构中，各个存储单元串中的电荷阻挡层可以由在纵向z上交替且间隔设置的多个第一电荷阻挡层24和多个第二电荷阻挡层27提供，从而相比较于一些实施例中通过在沟道孔内壁上填充形成电荷阻挡层的方案，本实施例中形成电荷阻挡层的方案节省了一道用以在沟道孔13内壁上形成电荷阻挡层的填充工艺，从而有利于降低在沟道孔13中填充形成膜层(比如，上述电荷隧穿层18和沟道层19)的工艺难度。
[0145]
具体地，存储单元串中的各个存储单元均可以对应有一个独立的第一电荷阻挡层24或一个独立的第二电荷阻挡层27来作为电荷阻挡层。
[0146]
并且，存储单元串中的各个存储单元均可以对应有一个独立的第二电荷存储体17或一个独立的剩余第一电荷存储体26(或第一电荷存储体14)来作为电荷存储层，进一步减小了存储单元串中存储单元之间的耦合效应，更有利于提高三维存储结构的数据保持特
性。
[0147]
在一些具体实施例中，上述第一间隙21在纵向z上的宽度和上述第二间隙25在纵向z上的宽度可以相等或大致相等，以确保形成于第一间隙21中的栅极层28在纵向z上的宽度和形成于第二间隙25中的栅极层28在纵向z上的宽度能够相等或大致相等，从而能够进一步提高三维存储结构的性能。
[0148]
具体地，在对露出于第一间隙21的第一剩余第一材料层121a(或第一材料层121)表面进行氧化处理而形成上述层间绝缘层10和上述第二剩余第一材料层121b之后，由于第一剩余第一材料层121a(或第一材料层121)的材料(比如，多晶硅)在氧化处理后，会发生膨胀，而导致第一间隙21在纵向z上的宽度减小，故上述方法还可以包括：在形成上述层间绝缘层10和上述第二剩余第一材料层121b之后，且在形成上述第二间隙25之前，若第一间隙21在纵向z上的宽度小于第二剩余第一材料层121b在纵向z上的厚度，则可以通过第一间隙21去除部分上述层间绝缘层10，以增大第一间隙21在纵向z上的宽度。其中，增大后的第一间隙21在纵向z上的宽度与上述第二剩余第一材料层121b在纵向z上的厚度可以相等或大致相等。
[0149]
在一些替代在两个第一间隙21之间的两个层间绝缘层10之间留下未被氧化的第二剩余第一材料层121b的实施例中，如图15所示，还可以通过上述第一间隙21将第一剩余第一材料层121a(或第一材料层121)转化为层间绝缘层10。具体地，可以将上述第一剩余第一材料层121a(或第一材料层121)全部氧化为层间绝缘层10，并且，如图16所示，在将上述第一材料层121(或第一剩余第一材料层121a)全部氧化为层间绝缘层10之后，可以在上述第一间隙21中形成栅极层28，从而得到包括在上述纵向z上交替层叠且间隔设置的多个栅极层28的堆栈。
[0150]
相应地，在本实施例的三维存储结构中，各个存储单元串中的电荷阻挡层可以由在纵向z上间隔设置的多个第一电荷阻挡层24提供。具体地，存储单元串中的各个存储单元均可以对应有一个独立的第一电荷阻挡层24来作为电荷阻挡层。
[0151]
并且，存储单元串中的各个存储单元均可以对应有一个独立的第二电荷存储体17来作为电荷存储层，以进一步减小存储单元串中存储单元之间的耦合效应。
[0152]
可以理解的是，在将上述第一剩余第一材料层121a(或第一材料层121)全部氧化为层间绝缘层10的过程中，露出于第一间隙21的第二电荷存储体17也可以被氧化，并且，第二电荷存储体17在横向x上的氧化厚度小于被氧化前的第二电荷存储体17在横向x上的厚度，以确保在将上述第一剩余第一材料层121a(或第一材料层121)全部氧化为层间绝缘层10之后，未被氧化的第二电荷存储体17在横向x上仍能有一定厚度。
[0153]
具体地，上述第二电荷存储体17的氧化速率可以小于第一剩余第一材料层121a(或第一材料层121)的氧化速率，并且在将上述第一剩余第一材料层121a(或第一材料层121)全部氧化为层间绝缘层10的过程中，露出于第一间隙21的第二电荷存储体17在横向x上的氧化厚度能够相比较于第一剩余第一材料层121a(或第一材料层121)在纵向z上的氧化厚度比较小。
[0154]
并且，为了增大上述第二电荷存储体17和第一剩余第一材料层121a(或第一材料层121)的氧化速率差异，上述第一剩余第一材料层121a(或第一材料层121)的材质可以具体为多晶硅或掺杂多晶硅，上述第二电荷存储体17的材质可以具体为氮化硅，其中，氮化硅
的氧化速率小于多晶硅的氧化速率，多晶硅的氧化速率小于掺杂多晶硅的氧化速率。
[0155]
在上述实施例中，在形成上述栅极层28之后，上述方法还可以包括：在上述栅线狭缝中形成栅线缝隙结构。具体地，可以通过在上述栅线狭缝中填充绝缘材料(比如，氧化硅、氮化硅、氮氧化硅等高介质常数的绝缘材料)，来形成栅线缝隙结构。在一些替代实施例中，还可以通过在上述栅线缝隙中填充作为绝缘层的间隔层(比如，氧化物层)、以及作为共源极的导电材料(比如，钛或氮化钛、多晶硅及/或金属钨)，以得到具有共源极的栅线缝隙结构。
[0156]
本实施例提供的三维存储结构的制作方法，通过形成堆叠结构，堆叠结构包括在纵向上多层交替层叠设置的第一材料层和第二材料层，并形成在纵向上贯穿堆叠结构的沟道孔，然后在露出于沟道孔内壁的第一材料层表面上形成第一电荷存储体，并在第一电荷存储体的在纵向上的至少一侧上形成间隔层，之后在沟道孔内壁上于横向上对应于第二材料层的部位形成第二电荷存储体，第二电荷存储体与第一电荷存储体在纵向上被间隔层隔开，从而能够阻止三维存储结构的电荷存储层中电荷沿沟道方向的迁移，提高了三维存储器的数据保持特性。
[0157]
根据本技术上述方法实施例制作而成的三维存储结构如图14或图16所示，该三维存储结构包括堆栈、在第一方向z(也即，上述方法实施例中的纵向z)上贯穿堆栈的沟道结构、以及多个间隔层15。其中，沟道结构包括在第一方向z上延伸的电荷存储层，电荷存储层包括在第一方向z上交替分布的多个第一电荷存储体26/14(也即，上述方法实施例中的第一电荷存储体14或剩余第一电荷存储体26)和多个第二电荷存储体层17(也即，上述方法实施例中的第二电荷存储体17)。并且，上述多个间隔层15沿第一方向z间隔分布，且第二电荷存储体17与第一电荷存储体26/14之间被间隔层15分隔开。
[0158]
在一些实施例中，如图14所示，上述堆栈可以包括在第一方向z上层叠且间隔设置的多个栅极层28，且各栅极层28可以交替与第一电荷存储体26和第二电荷存储体17对应设置。也即，在第一方向z上相邻的两个栅极层28中的一者与第一电荷存储体26并列设置，则另一者会与第二电荷存储体17并列设置。
[0159]
具体地，上述第一电荷存储体26在第一方向z上的宽度，可以大于与该第一电荷存储体26对应设置的栅极层28在第一方向z上的宽度(或厚度)。上述第二电荷存储体17在第一方向z上的宽度，可以小于或等于与该第二电荷存储体17对应设置的栅极层28在第一方向z上的宽度(或厚度)。
[0160]
在一些实施例中，如图14或图16所示，上述三维存储结构还可以包括：层间绝缘层10，层间绝缘层10将相邻栅极层28隔开。
[0161]
在一个具体示例中，如图14所示，上述第一电荷存储体26在第一方向z上的宽度，可以小于或等于两个相邻栅极层28之间的层间绝缘层10在第一方向z上的宽度(或厚度)的两倍、和与该第一电荷存储体26对应设置的栅极层28在第一方向z上的宽度之和。
[0162]
在一些实施例中，如图14或图16所示，上述第一电荷存储体26/14在第二方向x上的宽度(或厚度)可以小于或等于上述第二电荷存储体17在第二方向x上的宽度(或厚度)，其中，第二方向x垂直于上述第一方向z。
[0163]
在一个具体示例中，上述第一电荷存储体26/14在第二方向x上的宽度与上述第二电荷存储体17在第二方向x上的宽度可以相同或大致相同，以提高三维存储结构的电性性
能。
[0164]
在上述实施例中，如图14或图16所示，上述第一电荷存储体26/14在第一方向z上的宽度可以大于上述第二电荷存储体17在第一方向z上的宽度。
[0165]
在上述实施例中，如图14或图16所示，上述沟道结构还可以包括电荷阻挡层、电荷隧穿层18以及沟道层19。其中，电荷阻挡层环绕上述电荷存储层，电荷隧穿层18环绕沟道层19，并被上述电荷存储层环绕。其中，电荷阻挡层可以至少有部分位于上述栅极层28和电荷存储层之间，还可以至少有部分位于上述层间绝缘层10和电荷存储层之间。
[0166]
具体地，如图14所示，上述电荷阻挡层可以包括位于栅极层28与上述第二电荷存储体17之间的第一电荷阻挡层24、以及位于栅极层28与上述第一电荷存储体26之间的第二电荷阻挡层27。其中，第一电荷阻挡层24围绕上述第二电荷存储体17，第二电荷阻挡层27围绕上述第一电荷存储体26。
[0167]
需要说明的是，本实施例中三维存储结构的各个结构可以参考上述方法实施例中所描述的具体实施方式，故此处不再赘述。
[0168]
本实施例提供的三维存储结构，通过利用在沟道方向上交替且间隔设置的多个第一电荷存储体和多个第二电荷存储体，来提供存储单元串的电荷存储层，使得存储单元串中的电荷存储层在沟道方向上不连续，从而能够有效减小存储单元串中的存储单元之间的耦合效应，并隔断了存储单元串的电荷存储层中电荷在沟道方向上的迁移，有利于提高三维存储器的可靠性和数据保持特性。
[0169]
相应地，如图21所示，本技术实施例还提供一种三维存储器100，该三维存储器100包括三维存储结构200以及外围电路结构300，外围电路结构300与三维存储结构200电连接，且外围电路结构300能够将数据存储在三维存储结构200中或者从三维存储结构200读取数据。
[0170]
其中，三维存储结构200可与上文中任意实施例的所描述的三维存储结构相同，故此处不再赘述。
[0171]
本技术实施例提供的一种三维存储器，由于设置了本技术实施例提供的三维存储结构，具有与上述三维存储结构相同的有益效果。
[0172]
相应地，如图22所示，本技术实施例还提供一种存储系统40，该存储系统40包括控制器41和三维存储器42，控制器41耦合至三维存储器42，且用于控制三维存储器42存储数据。
[0173]
其中，三维存储器42可与上文中任意实施例的所描述的三维存储器相同，故此处不再赘述。控制器41可通过通道ch控制三维存储器42，并且三维存储器42可响应于来自主机50的请求基于控制器41的控制而执行操作。三维存储器42可通过通道ch从控制器41接收命令cmd和地址addr并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器42可对由地址选择的区域执行与命令相对应的内部操作。
[0174]
在一些实施方式中，存储系统40可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。
[0175]
具体地，上述存储系统40可以用到计算机、电视、机顶盒、车载等终端产品上。
[0176]
本实施例提供的存储系统，通过利用在沟道方向上交替且间隔设置的多个第一电荷存储体和多个第二电荷存储体，来提供存储单元串的电荷存储层，使得存储单元串中的电荷存储层在沟道方向上不连续，从而能够有效减小存储单元串中的存储单元之间的耦合效应，并隔断了存储单元串的电荷存储层中电荷在沟道方向上的迁移，有利于提高三维存储器的可靠性和数据保持特性。
[0177]
相应地，如图23所示，本技术实施例还提供一种电子设备60，该电子设备60包括本技术实施例提供的上述存储系统61，具体地，该电子设备60可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等任意可以存储数据的设备。
[0178]
本技术实施例提供的一种电子设备，由于设置了本技术实施例提供的存储系统，具有与上述存储系统相同的有益效果。
[0179]
以上所述仅为本技术实施例的较佳实施例而已，并不用以限制本技术实施例，凡在本技术实施例的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本技术实施例的保护范围之内。