半导体器件及其测试方法和制备方法以及存储系统与流程

1.本发明总体上涉及半导体技术领域，具体的，涉及一种半导体器件及其测试方法和制备方法以及存储系统。


背景技术：

2.通常，在将3d nand闪存存储器(3d nand flash)出厂前，会先对其进行一系列的电学测量，以保证存储器工作时的可靠性，基于此，如何提高对存储器进行电学测量的全面性，是目前需要解决的问题。


技术实现要素：

3.为了解决上述问题或其他问题，本发明提供了以下技术方案。
4.第一方面，本发明提供了一种半导体器件，所述半导体器件至少包括第一半导体结构和第二半导体结构，其中，所述第一半导体结构和所述第二半导体结构之间具有键合界面，所述半导体器件还包括：
5.多条链结构，所述多条链结构至少包括第一链结构和第二链结构，所述第一链结构和所述第二链结构各独立设置于所述第一半导体结构和所述第二半导体结构内，且各穿过所述键合界面。
6.根据本发明一实施例的半导体器件，所述第一链结构和所述第二链结构各具有第一端和第二端，其中：
7.各所述第一端与对应的第一焊盘耦接，各所述第二端与对应的第二焊盘耦接，所述第一端和所述第二端的其中之一被配置为通过所述第一焊盘或所述第二焊盘而被施加测试电压，所述第一端和所述第二端的其中另一被配置为通过所述第一焊盘或所述第二焊盘而供检测所述测试电压。
8.根据本发明一实施例的半导体器件，所述半导体器件具有边缘，所述第一链结构和所述第二链结构靠近所述边缘设置。
9.根据本发明一实施例的半导体器件，所述第一链结构环绕所述第二链结构设置。
10.根据本发明一实施例的半导体器件，所述第一链结构和所述第二链结构各包括：
11.间隔设置于所述第一半导体结构中的多个第一连接结构和多个第一键合结构，其中，所述第一连接结构连接相邻的所述第一键合结构；以及，
12.间隔设置于所述第二半导体结构中的多个第二连接结构和多个第二键合结构，其中，所述第二连接结构连接相邻的所述第二键合结构，且所述多个第一键合结构和所述多个第二键合结构在所述键合界面键合连接。
13.根据本发明一实施例的半导体器件，所述半导体器件具有边缘，所述边缘包括多个侧边，邻近同一所述侧边的所述第一连接结构和所述第二连接结构分别具有第一延伸方向和第二延伸方向，所述第一延伸方向与所述第二延伸方向之间具有夹角。
14.根据本发明一实施例的半导体器件，相邻两个所述第一连接结构交替位于所述第
一链结构和所述第二链结构中，相邻两个所述第二连接结构交替位于所述第一链结构和所述第二链结构中，且所述第一链结构与所述第二链结构在所述半导体器件的厚度方向上交互错位地位于所述第一半导体结构和所述第二半导体结构中，而使所述第一链结构在平行于所述键合界面的方向上与所述第二链结构交错延伸。
15.根据本发明一实施例的半导体器件，所述半导体器件具有边缘，所述边缘包括多个侧边，邻近同一所述侧边的所述第一连接结构和所述第二连接结构沿同一方向延伸。
16.根据本发明一实施例的半导体器件，所述第一半导体结构包括第一键合层，所述第二半导体结构包括与所述第一键合层在所述键合界面键合连接的第二键合层，所述多个第一连接结构和所述多个第一键合结构位于所述第一键合层中，和/或，所述多个第二连接结构和所述多个第二键合结构位于所述第二键合层中。
17.根据本发明一实施例的半导体器件，所述第一半导体结构包括第一键合层，所述第二半导体结构包括与所述第一键合层在所述键合界面键合连接的第二键合层，所述多个第一键合结构位于所述第一键合层中，所述多个第一连接结构位于与所述第一键合层相邻近的膜层中，所述多个第二键合结构位于所述第二键合层中，所述多个第二连接结构位于与所述第二键合层相邻近的膜层中。
18.第二方面，本发明提供了一种半导体器件的测试方法，所述测试方法包括：
19.提供如上述任一项所述的半导体器件，所述第一链结构和所述第二链结构各具有第一端和第二端；
20.向所述第一链结构的所述第一端或所述第二端施加所述测试电压，并在所述第二链结构的所述第一端或所述第二端检测所述测试电压。
21.根据本发明一实施例的测试方法，在所述向所述第一链结构的所述第一端或所述第二端施加所述测试电压，并在所述第二链结构的所述第一端或所述第二端检测所述测试电压的步骤之后，还包括：
22.获取所述第一链结构和所述第二链结构之间的第一电阻值。
23.根据本发明一实施例的测试方法，所述测试方法还包括：
24.向所述第一链结构或所述第二链结构的所述第一端施加所述测试电压，并在所述第一链结构或所述第二链结构的所述第二端检测所述测试电压；
25.获取所述第一链结构或所述第二链结构的所述第一端和所述第二端之间的第二电阻值。
26.第三方面，本发明提供了一种半导体器件的制备方法，所述制备方法包括：
27.在第一半导体结构中间隔形成多个第一连接结构和多个第一键合结构，所述第一连接结构连接相邻的所述第一键合结构；
28.在第二半导体结构中间隔形成多个第二连接结构和多个第二键合结构，所述第二连接结构连接相邻的所述第二键合结构；
29.通过所述多个第一键合结构和所述多个第二键合结构，使所述第一半导体结构和所述第二半导体结构键合连接，并形成键合界面；
30.其中，所述多个第一连接结构、所述多个第一键合结构、所述多个第二连接结构和所述多个第二键合结构构成多条链结构，所述多条链结构各独立设置于所述第一半导体结构和所述第二半导体结构内，且各穿过所述键合界面。
31.第四方面，本发明提供了一种存储系统，包括：
32.存储器，包括如上述任一项所述的半导体器件；以及，
33.控制器，所述控制器与所述存储器电连接，用以控制所述存储器。
34.本发明的有益效果为：本发明提供了一种半导体器件及其测试方法和制备方法以及存储系统，其中，半导体器件至少包括第一半导体结构和第二半导体结构，其中，第一半导体结构和第二半导体结构之间具有键合界面，半导体器件还包括多条链结构，多条链结构至少包括第一链结构和第二链结构，第一链结构和第二链结构各独立设置于第一半导体结构和第二半导体结构内，且各穿过键合界面，本发明通过在半导体器件中设置穿过键合界面且相互独立的第一链结构和第二链结构，可以检测出半导体器件的键合界面是否有断路以及是否有短路的情况，提高了对半导体器件进行电学测量的全面性。
附图说明
35.为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
36.图1示出了一种实施例下的半导体器件的剖面结构示意图。
37.图2是根据本发明而成的实施例所提供的半导体器件的剖面结构示意图。
38.图3是根据本发明而成的实施例所提供的半导体器件的进一步剖面结构示意图。
39.图4是根据本发明而成的实施例所提供的半导体器件的俯视结构示意图。
40.图5是根据本发明而成的实施例的一个实施方式所提供的半导体器件中的第一链结构和第二链结构的设置方式的结构示意图。
41.图6是根据本发明而成的实施例的另一实施方式所提供的半导体器件中的第一链结构和第二链结构的设置方式的结构示意图。
42.图7是根据本发明而成的实施例提供的半导体器件的测试方法的流程示意图。
43.图8是根据本发明而成的实施例提供的半导体器件的测试方法的进一步流程示意图。
44.图9是根据本发明而成的实施例提供的半导体器件的制备方法的流程示意图。
45.图10是根据本发明而成的实施例所提供的存储系统的结构示意图。
具体实施方式
46.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
47.在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
48.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
49.下文的公开提供了许多不同的实施方式或例子以实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，他们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是，本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
50.请参阅图2和图4，图2和图4分别示出了根据本发明而成的实施例所提供的半导体器件100的剖面结构示意图和俯视结构示意图，从图中可以很直观的看到根据本发明而成的实施例的各组成部分，以及各组成部分的相对位置关系。
51.如图2和图4所示，半导体器件100包括第一半导体结构110、第二半导体结构120和多条链结构，其中，多条链结构至少包括第一链结构130和第二链结构140，第一半导体结构110和第二半导体结构120之间具有键合界面s，接下来，结合图2和图4，对上述各部件进行详细说明。
52.第一链结构130设置于第一半导体结构110和第二半导体结构120内，并会多次穿过上述键合界面s，其中，第一链结构130具有第一端130a和第二端130b，第一端130a与第一焊盘p11耦接，第二端130b与第二焊盘p21耦接。
53.第二链结构140设置于第一半导体结构110和第二半导体结构120中，并会多次穿过上述键合界面s，其中，第二链结构140具有第一端140a和第二端140b，第一端140a与第一焊盘p12耦接，第二端140b与第二焊盘p22耦接。
54.进一步地，如图2所示，在根据本发明而成的实施例中，第一链结构130和第二链结构140之间相互独立，也就是说，用以构成第一链结构130的部件不会与用以构成第二链结构140的部件相耦接。
55.进一步地，如图4所示，在根据本发明而成的实施例中，第一链结构130的第一端130a和第二链结构140的第一端140a分别通过第一焊盘p11和第一焊盘p12而被施加测试电压，第一链结构130的第二端130b和第二链结构140的第二端140b分别通过第二焊盘p21和第二焊盘p22而供检测测试电压。
56.应当理解的是，在根据本发明而成的其他实施例中，也可以将第一链结构130的第二端130b和第二链结构140的第二端140b配置为被施加测试电压，并且，将第一链结构130的第一端130a和第二链结构140的第一端140a配置为检测测试电压，本发明对施加测试电压以及检测测试电压的端部(即，上述第一端和第二端)并不加以限制。
57.接下来，请参阅图1所示出的一种实施例下的半导体器件100’的剖面结构示意图，在这种实施例中，半导体器件100’包括键合设置的第一半导体结构110’和第二半导体结构120’，且第一半导体结构110’和第二半导体结构120’之间具有键合界面s’。进一步地，在上述半导体器件100’中还设置有链结构a，该链结构a会多次穿过上述键合界面s’。需要说明
的是，在这种实施例中，可以通过例如在链结构a的一端施加测试电压，然后，在链结构a的另一端对所施加的测试电压进行检测的方式，来判断第一半导体结构110’和第二半导体结构120’之间键合的连通性。具体的，若在链结构a的一端施加测试电压后，无法在链结构a的另一端检测到电信号，或者，在链结构a的另一端测量出的电阻值超出了预设范围，那么，表示上述键合界面s’上具有因不良的接触而产生的开路(如图1所示出的b位置处)，具体的，上述开路是第一半导体结构110’和第二半导体结构120’中对应的键合结构(未示出)未在键合界面s’耦接而产生的空隙(seam)。
58.需要说明的是，在对第一半导体结构110’和第二半导体结构120’进行键合形成半导体器件100’的过程中，除了会在键合结构所对应的位置处形成空隙，还会在键合结构旁边的位置处形成空隙，进一步地，在对半导体器件100’继续进行其他的工艺步骤的过程中，若键合结构中的金属材料(例如铜)扩散至该空隙处而将相邻的键合结构短接(如图1所示出的c位置处)，会对半导体器件100’的电学性能造成影响，而在这种情况下，当在链结构a的一端施加测试电压后，在链结构a的另一端仍然能检测出电信号，也就是说，此时无法通过半导体器件100’中的链结构a检测出上述短接。
59.现在返回参考图2，由于根据本发明而成的实施例在半导体器件100中设置穿过键合界面s且相互独立的第一链结构130和第二链结构140，因此，当在第一链结构130的第一端130a/第二端130b施加测试电压后，若在第二链结构140的第一端140a/第二端140b检测出了电信号，或者，测量出的第一链结构130与第二链结构140之间的电阻值小于预设值，则表示在第一链结构130和第二链结构140之间出现了因键合界面s发生金属扩散(如铜扩散，copper diffuse)而导致的短接问题，且该短接使得第一链结构130和第二链结构140之间构成了导通的回路。
60.应当理解的是，在进行上述测试时，也可以选择在第二链结构140的第一端140a/第二端140b施加测试电压，并在第一链结构130的第一端130a/第二端130b检测是否可以接收到电信号。进一步地，在测量上述第一链结构130与第二链结构140之间的电阻值的过程中，可以通过选择第一链结构130的第一端130a/第二端130b以及第二链结构140的第一端140a/第二端140b进行测量。
61.需要说明的是，请继续参阅图4，上文所述的半导体器件100具有与多个切割道相邻的边缘(未标示)，边缘包括多个侧边l，并且，经发明人研究发现，在半导体器件100中，上述因键合时的不良接触而产生的开路以及因键合时扩散至空隙中的金属而产生的短接问题，通常发生在半导体器件100中靠近边缘的位置，因此，在本实施例中，如图4所示，第一链结构130和第二链结构140靠近边缘设置，具体的，第一链结构130和第二链结构140靠近多个侧边l设置。
62.具体的，请继续参阅图4，在本发明实施例中，第一链结构130和第二链结构140相邻设置，并且，第一链结构130环绕第二链结构140设置。
63.应当理解的是，虽然图2和图4只示出了多条链结构中的两条，但是，在本发明实施例中，链结构的数量还可以是三条或更多条，上述多条链结构均位于半导体器件100的边缘，本发明对链结构的数量并不加以限制。
64.进一步地，请参阅图3，图3示出了根据本发明而成的实施例所提供的半导体器件100的进一步剖面结构示意图，如图3所示，上文所述的第一链结构130和第二链结构140各
包括多个第一连接结构111、多个第一键合结构112、多个第二连接结构121和多个第二键合结构122，其中：
65.多个第一连接结构111间隔设置于第一半导体结构110中，多个第二连接结构121间隔设置于第二半导体结构120中，且第一连接结构111和第二连接结构121沿平行于键合界面的方向x延伸；
66.多个第一键合结构112间隔设置于第一半导体结构110中，多个第二键合结构122间隔设置于第二半导体结构120中，且第一键合结构112和第二键合结构122沿半导体器件100的厚度方向y延伸。
67.具体的，请继续参阅图3，在本发明实施例中，多个第一连接结构111和多个第一键合结构112在第一半导体结构110中交替排布，第一连接结构111在远离键合界面s的一侧连接相邻的第一键合结构112，且多个第一键合结构112是两个为一组被一个第一连接结构111连接，也即，同一第一键合结构112不会与两个不同的第一连接结构111相连。
68.同样的，多个第二连接结构121和多个第二键合结构122在第二半导体结构120中交替排布，第二连接结构121在远离键合界面s的一侧连接相邻的第二键合结构122，且多个第二键合结构122也是两个为一组被一个第二连接结构121连接，也即，同一第二键合结构122不会与两个不同的第二连接结构121相连。
69.进一步地，在上述厚度方向y上，多个第一连接结构111和多个第二连接结构121交替错位排布，并且，多个第一键合结构112和多个第二键合结构122在键合界面s键合连接，以连通第一链结构130的第一端130a和第二端130b，或者，连通第二链结构140的第一端140a和第二端140b。
70.进一步地，上述第一连接结构111、第一键合结构112、第二连接结构121和第二键合结构122的材料包括导电材料。具体的，第一键合结构112和第二键合结构122的材料可以包括铜(化学式为：cu)。
71.具体的，在根据本发明而成的实施例中，第一半导体结构110包括第一键合层(图中未示出)，且第二半导体结构120包括第二键合层(图中未示出)，其中，第一键合层和第二键合层在键合界面s键合连接。进一步地，在本实施例中，多个第一连接结构111和多个第一键合结构112位于第一键合层中，且多个第二连接结构121和多个第二键合结构122位于第二键合层中。
72.需要说明的是，在根据本发明而成的其他实施例中，第一键合结构位于第一键合层中，而第一连接结构位于与第一键合层相邻近的第一半导体结构的其他膜层中，相类似的，第二键合结构位于第二键合层中，而第二连接结构位于与第二键合层相邻近的第二半导体结构的其他膜层中，本发明对此并不加以限制。
73.进一步地，请参阅图5，图5示出了根据本发明而成的实施例的一个实施方式所提供的半导体器件中的第一链结构130和第二链结构140的设置方式的结构示意图。
74.如图4和图5所示，在平行于键合界面的方向x上相邻的两个第一连接结构111共同位于第一链结构130或第二链结构140中，且在方向x上相邻的两个第二连接结构121共同位于第一链结构130或第二链结构140中，具体的，邻近同一侧边l的第一连接结构111和第二连接结构121沿同一方向(即方向x)延伸，也就是说，在这种实施方式中，第一链结构130在方向x上平行于第二链结构140。
75.需要说明的是，在这种实施方式中，第一链结构130和第二链结构140在垂直于横向x的方向上相邻，因此，可以检测出在由第一链结构130和第二链结构140所围成的相邻区域上，是否存在因键合界面s发生金属扩散而导致的短接问题。
76.进一步地，请参阅图6，图6示出了根据本发明而成的实施例的另一实施方式所提供的半导体器件中的第一链结构130和第二链结构140的设置方式的结构示意图。
77.如图6所示，相邻两个第一连接结构111交替位于第一链结构130和第二链结构140中，相邻两个第二连接结构121交替位于第一链结构130和第二链结构140中，且第一链结构130与第二链结构140在半导体器件100的厚度方向y上交互错位地位于第一半导体结构110和第二半导体结构120中，从而使得第一链结构130在平行于键合界面的方向x上与第二链结构140交错延伸。
78.具体的，请继续参阅图4和图6，在这种实施方式中，邻近半导体器件100的同一侧边l的第一连接结构111和第二连接结构121分别具有第一延伸方向x1和第二延伸方向x2，其中，第一延伸方向x1与第二延伸方向x2之间具有夹角u，0
°
《u《180
°
。
79.具体的，在根据本发明而成的实施例中，第一半导体结构110可以是存储阵列芯片，且第二半导体结构120可以是外围电路芯片，其中，设置于该第二半导体结构120中的电路结构可以是互补金属氧化物半导体(complementary metal oxide semiconductor，cmos)电路。进一步地，外围电路芯片与存储阵列芯片电连接，以与存储阵列芯片进行信号传输，从而实现数据的存储和读取等操作。
80.根据前述内容，本发明提供了一种半导体器件100，其中，半导体器件100至少包括第一半导体结构110和第二半导体结构120，其中，第一半导体结构110和第二半导体结构120之间具有键合界面s，半导体器件100还包括多条链结构，多条链结构至少包括第一链结构130和第二链结构140，第一链结构130和第二链结构140各独立设置于第一半导体结构110和第二半导体结构120内，且各穿过键合界面s，本发明通过在半导体器件100中设置穿过键合界面s且相互独立的第一链结构130和第二链结构140，可以检测出半导体器件100的键合界面s是否有断路以及是否有短路的情况，提高了对半导体器件100进行电学测量的全面性。
81.请参阅图7，图7示出了根据本发明而成的实施例所提供的上述半导体器件100的测试方法的流程示意图，如图7所示，该测试方法具体可以包括以下步骤：
82.提供步骤s101：提供半导体器件100，第一链结构130具有第一端130a和第二端130b，第二链结构140具有第一端140a和第二端140b；
83.第一测试步骤s102：向第一链结构130的第一端130a或第二端130b施加测试电压，并在第二链结构140的第一端140a或第二端140b检测测试电压。
84.需要说明的是，在本实施例中，若在第二链结构140的第二端140b检测出了上述测试电压，则表示在第一链结构130和第二链结构140之间出现了因键合界面s发生金属扩散而导致的短接问题。
85.应当理解的是，在进行上述第一测试步骤s102的过程中，向第一链结构130和第二链结构140其中任一的第一端130a/140a或第二端130b/140b施加测试电压，并在第一链结构130和第二链结构140其中另一的第一端130a/140a或第二端130b/140b检测测试电压即可。
86.进一步地，还可以通过其他方式对上述短接问题进行检测，请参阅图8，图8示出了根据本发明而成的实施例提供的半导体器件100的测试方法的进一步流程示意图，如图8所示，在上述第一测试步骤s102之后，还包括：
87.第一阻值获取步骤s103：获取第一链结构130和第二链结构140之间的第一电阻值r1。
88.需要说明的是，若上述第一电阻值r1小于第一预设值，也表示在第一链结构130和第二链结构140之间出现了因键合界面s发生金属扩散而导致的短接问题。具体的，在获取上述第一电阻值r1的过程中，与第一链结构130的第一端130a所耦接的第一焊盘p11被施加电源电压(vcc)，且与第二链结构140的第二端140b所耦接的第二焊盘p22被接地(gnd)。
89.进一步地，为了保证对半导体器件100进行电学测量的全面性，也需要对键合界面s是否具有因不良的接触而产生的开路进行测试，例如，请继续参阅图8，在上述提供步骤s101之后，还包括：
90.第二测试步骤s104：向第一链结构130或第二链结构140的第一端130a/140a施加测试电压，并在第一链结构130或第二链结构140的第二端130b/140b检测测试电压；
91.第二阻值获取步骤s105：获取第一链结构130或第二链结构140的第一端130a/140a和第二端130b/140b之间的第二电阻值r2。
92.需要说明的是，当在上述第一链结构130或第二链结构140的第二端130b/140b未检测到电信号，或者，上述第二电阻值r2大于第二预设值，则表示第一链结构130或第二链结构140对应的键合界面s上具有因不良的接触而产生的开路。
93.具体的，预设的上述第一预设值是用以判断键合界面s上是否存在短路的问题，并且，预设的上述第二预设值是用以判断键合界面s上是否存在断路的问题，因此，在根据本发明而成的实施例中，上述第一预设值小于上述第二预设值。
94.根据前述内容，本发明提供了一种半导体器件100的测试方法，该测试方法包括：提供半导体器件100，第一链结构130具有第一端130a和第二端130b，第二链结构140具有第一端140a和第二端140b，然后，向第一链结构130的第一端130a施加测试电压，并在第二链结构140的第二端140b检测测试电压，通过对本发明所提供的半导体器件100进行上述测试，可以检测出半导体器件100的键合界面s是否有断路以及是否有短路的情况，提高了对半导体器件100进行电学测量的全面性。
95.请参阅图9，图9示出了根据本发明而成的实施例提供的半导体器件100的制备方法的流程示意图，如图9所示，该制备方法可以包括以下步骤：
96.第一步骤s201：在第一半导体结构中间隔形成多个第一连接结构和多个第一键合结构，第一连接结构连接相邻的第一键合结构；
97.第二步骤s202：在第二半导体结构中间隔形成多个第二连接结构和多个第二键合结构，第二连接结构连接相邻的第二键合结构；
98.第三步骤s203：通过多个第一键合结构和多个第二键合结构，使第一半导体结构和第二半导体结构键合连接，并形成键合界面。
99.需要说明的是，在本发明实施例中，多个第一连接结构、多个第一键合结构、多个第二连接结构和多个第二键合结构构成多条链结构，多条链结构各独立设置于第一半导体结构和第二半导体结构内，且各穿过键合界面。
100.需要说明的是，如上文所述，由于第一链结构和第二链结构需要设置在半导体器件的边缘处，因此，相应的，用以构成多条链结构的第一键合结构和第二键合结构分别位于第一半导体结构和第二半导体结构的边缘处，并且，在第一半导体结构中，除了上述第一键合结构，其还具有与上述第一键合结构同层设置的其他第一键合结构，其他第一键合结构位于第一半导体结构的中心处，同样的，在第二半导体结构中，除了上述第二键合结构，其还具有与上述第二键合结构同层设置的其他第二键合结构，其他第二键合结构位于第二半导体结构的中心处，在上文所述的第三步骤s203中，是通过所有的第一键合结构和所有的第二键合结构，使第一半导体结构和第二半导体结构键合连接，并形成键合界面。
101.请参阅图10，图10示出了根据本发明而成的实施例提供的存储系统600的结构示意图，如图10所示，存储系统600包括存储器601和控制器602，接下来，对各部件进行详细说明。
102.具体的，存储器601可以包括如上文实施例所述的半导体器件100，且可以是例如3d nand、3d nor存储器的三维存储器，控制器602与存储器601电连接，并用以控制存储器601进行数据存储或传输等操作，也就是说，存储器601可基于控制器602的控制而执行例如存储或传输数据的操作。
103.需要说明的是，在一些实施方式中，上述存储系统600可被实施为以下装置：通用闪存存储(universal flash storage，ufs)，固态硬盘(solid state drives，ssd)，多媒体记忆卡(multimedia card，mmc)，安全数字(secure digital，sd)卡，外围组件互连(peripheral component interconnect，pci)类型的存储装置，紧凑型闪存(compact flash，cf)卡以及智能媒体卡等。
104.除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
105.综上所述，虽然本发明已将优选实施例揭露如上，但是，上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此，本发明的保护范围以权利要求界定的范围为准。