选择栅极栅极诱导漏极泄漏增强的制作方法

1.本公开的实施例大体上涉及存储器装置和存储器装置的操作，且更确切地说涉及与存储器装置的擦除操作相关的结构和方法。


背景技术：

2.存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器需要电力来维持其数据，且包含随机存取存储器(ram)、动态随机存取存储器(dram)或同步动态随机存取存储器(sdram)等等。非易失性存储器可在不被供电时保持所存储数据，且包含快闪存储器、只读存储器(rom)、电可擦除可编程rom(eeprom)、可擦除可编程rom(eprom)、电阻可变存储器，例如相变随机存取存储器(pcram)、电阻式随机存取存储器(rram)、磁阻式随机存取存储器(mram)或三维(3d)xpoint
tm
存储器等等。3dx-point存储器为具有可堆叠交叉网格数据存取阵列的非易失性存储器(nvm)技术，其中位存储是基于体电阻的改变。
3.快闪存储器用作广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性和低功耗的单晶体管、浮动栅极或电荷阱存储器单元的一或多个群组。两种常见类型的快闪存储器阵列架构包含nand和nor架构，所述架构以每一个的基本存储器单元配置所布置的逻辑形式来命名。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的一行中的每个浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在nor架构中，阵列的一列中的每个存储器单元的漏极耦合到数据线(例如位线)。在nand架构中，阵列的串中的每个存储器单元的漏极在源极线与数据线之间以源极到漏极方式串联耦合在一起。
4.使用用于存储器装置(例如nand存储器装置)的3d架构可提供高于平面结构的增加的容量。用于3d结构的存储器阵列可包含作为存储器单元串的竖直地堆叠的存储器单元。在选择用于存取给定存储器单元的一或多个串中，门控结构可位于这些串的顶部和底部，其中存储器单元在其间存储数据。门控结构可包含其漏极在串的一端处耦合到数据线(例如位线)的选择栅极晶体管，和其源极在串的另一端处耦合到源极线的选择栅极晶体管。
5.在nand快闪装置中，通过将较高正电压施加到串主体来对存储器单元串执行擦除操作。在3d nand架构的情况下，在存储器单元的串主体电隔离的情况下，可产生空穴且注入串主体中，以便在串的存储器单元的擦除期间维持串中的正电势。栅极诱导漏极泄漏(gidl)为实现高性能和可靠擦除操作的技术。由于漏极接合点中的大场效应，因此其为例如绝缘栅极场效应晶体管(igfet)的装置中的泄漏机制。增强3d nand快闪存储器装置中的gidl操作的现有方法包含尝试最优化选择晶体管到存储器单元串的装置掺杂分布使得选择晶体管的接合点突然。在3d nand快闪存储器装置中的竖直串中具有浮动沟道结构的存储器单元的层的数目上升到数百的情况下，重要的是在擦除操作期间提供足够gidl电流。


技术实现要素：

6.本技术的方面涉及一种存储器装置，其包括：存储器单元串；数据线；晶体管，其将数据线耦合到存储器单元串，晶体管具有沟道结构和栅极，沟道结构与栅极分离；以及插塞，其将数据线耦合到沟道结构，其中插塞覆盖沟道结构，插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为数据线与沟道结构之间的分割式接触件。
7.本技术的另一方面涉及一种存储器系统，其包括：多个存储器装置，其中存储器装置中的一或多个包含：数据线；存储器阵列，其具有存储器单元串，其中每个串形成在支柱中且耦合到形成在支柱中的晶体管，晶体管将串耦合到数据线中的一个数据线，晶体管具有沟道结构和栅极，沟道结构与栅极分离，晶体管结构化有接触插塞以耦合到数据线的沟道结构，其中插塞覆盖沟道结构，插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为数据线与沟道结构之间的分割式接触件；以及存储器控制器，其包含处理电路系统，所述处理电路系统包含一或多个处理器，存储器控制器配置成执行包括通过将擦除电压施加到晶体管的栅极来对存储器阵列的所选串执行擦除操作的操作，所述晶体管将所选串耦合到与所选串相关联的数据线。
8.本技术的又一方面涉及一种形成存储器装置的存储器阵列的方法，所述方法包括：形成存储器单元串；形成将数据线耦合到存储器单元串的晶体管，包含形成具有沟道结构和栅极的晶体管，沟道结构与栅极分离；形成插塞以将数据线耦合到沟道结构，其中插塞覆盖沟道结构，使得插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为沟道结构的分割式接触件；以及形成耦合到插塞的数据线。
附图说明
9.未必按比例绘制的图式通过实例而非作为限制大体上说明本文件中论述的各种实施例。
10.图1为根据各种实施例的存储器裸片的三维存储器阵列的表示，其中三维存储器阵列具有包含多个子块的存储器块。
11.图2说明根据各种实施例的具有用于提供将数据线耦合到晶体管的沟道结构的导电接触件的分割式插塞的支柱的顶部的侧视图。
12.图3说明根据各种实施例的图2的结构的俯视图。
13.图4a到c说明根据各种实施例的具有晶体管的沟道结构的分割式插塞的接口相对于晶体管的栅极的三个不同布置。
14.图5说明根据各种实施例的具有用于处理用于将数据线耦合到存储器阵列的支柱中的选择晶体管中的沟道结构的分割式插塞的图案的掩模的实例。
15.图6说明根据各种实施例的包含具有多个存储器单元的存储器阵列和提供与存储器阵列通信或对存储器阵列执行一或多个存储器操作的一或多个电路或组件的实例存储器装置的功能框图。
16.图7为根据各种实施例的形成存储器装置的存储器阵列的实例方法的特征的流程图。
17.图8为根据各种实施例的形成将数据线耦合到沟道结构的插塞，将分割式接触件
提供到沟道结构的实例方法的特征的流程图。
18.图9为根据各种实施例的具有一或多个存储器装置的实例机器的框图，所述一或多个存储器装置结构化以增强在擦除操作期间将数据线耦合到一或多个存储器装置的存储器阵列中的存储器单元串的选择栅极晶体管中的带间隧穿。
具体实施方式
19.以下详细描述指借助于图示展示可实施的各种实施例的附图。足够详细地描述这些实施例以使得本领域的一般技术人员能够实践这些及其它实施例。可利用其它实施例，且可对这些实施例作出结构性、逻辑、机械和电性改变。各种实施例不必互相排斥，因为一些实施例可以与一或多个其它实施例组合以形成新的实施例。因此，以下详细描述不应被视为具有限制意义。
20.通过解码器存取快闪存储器装置的nor和nand快闪架构半导体存储器阵列两者，所述解码器通过选择耦合到特定存储器单元的栅极的存取线(wl)来激活特定存储器单元。在nor架构半导体存储器阵列中，一旦激活，所选存储器单元就使其数据值置于数据线上，从而取决于特定单元编程的状态而使不同电流流动。在nand架构半导体存储器阵列中，将相对较高偏压电压施加到漏极侧选择栅极(sgd)线。以指定传递电压(例如，vpass)驱动耦合到每个群组的未选存储器单元的栅极的存取线，以使每个群组的未选存储器单元作为传递晶体管操作(例如，以不受其所存储的数据值限制的方式传递电流)。电流随后在源极线与数据线之间的线中流动穿过仅由每个群组的所选存储器单元限制的每一串联耦合的群组，从而将所选存储器单元的电流编码数据值放置在数据线上。
21.在nor或nand架构半导体存储器阵列中的每个快闪存储器单元可单独地或共同地编程到一个或数个编程状态。举例来说，单层级单元(slc)可表示两个编程状态(例如，1或0)中的一个，从而表示一个数据位。快闪存储器单元也可表示多于两个编程状态，从而允许制造较高密度的存储器而不增加存储器单元的数目，此是由于每个单元可表示多于一个二进制数字(例如，多于一个位)。这类单元可称为多状态存储器单元、多数字单元或多层级单元(mlc)。在某些实例中，mlc已称为可每单元存储两个数据位(例如，四个编程状态中的一个)的存储器单元。mlc在本文中在其更广泛的上下文中用以指代每单元存储可多于一个数据位(即，可表示多于两个经编程状态)的任何存储器单元。在本文中，可每单元存储两个数据位(例如，四个编程状态中的一个)的存储器单元称为双层级单元(dlc)。三层级单元(tlc)指每单元可存储三个数据位(例如，八个编程状态中的一个)的存储器单元。四层级单元(qlc)每单元可存储四个数据位，且五层级单元(plc)每单元可存储5个数据位。
22.在3d存储器装置(例如3d nand存储器)中的存储器单元串中，对串进行存取以对串单元中的存储器单元进行操作可受门控选择器装置(例如选择栅极)控制，所述门控选择器装置在串中与串的存储器单元串联。为了简化3d nand存储器裸片中的处理，由选择器装置界定的门控结构可类似于存储器单元的结构制造。
23.在各种实施例中，基于支柱的顶部处的晶体管的沟道结构的剥离而在3d nand快闪支柱的数据线侧增加晶体管的沟道结构中的带间电荷产生。沟道结构可布置为支柱中的圆柱形沟道结构。通过在支柱的数据线侧处对沟道结构使用非连续导电接触插塞分割式沟道结构。支柱可包含在支柱的一端处通过支柱中的一或多个选择栅极晶体管(sgs)耦合到
源极线的存储器单元串，所述选择栅极晶体管耦合到与源极线串联布置的存储器单元串。在另一端处，存储器单元串可通过将存储器单元串耦合到数据线的支柱中的一或多个选择栅极晶体管(sgd)耦合到数据线。沟道结构可通过最底部sgs从最顶部sgd运行穿过串的存储器单元。在各种实施例中，3d nand存储器阵列中的存储器单元的支柱可各自包含一个sgd和一个sgs。
24.基于接触插塞与最顶部sgd的沟道结构的结构接口，带间电荷的增加的产生可在擦除操作中进一步增强漏极侧电流gidl。使用到最顶部sgd的沟道结构的分段导电接触件的这一接口结构提供与最顶部sgd的接触件与沟道结构之间的掺杂最优化不同的方法。通过对沟道结构使用分段导电接触插塞进行交叉分割式沟道结构来增强产生gidl电流的带间隧穿场。交叉分割式沟道结构打破电场的均一性且允许电场线集中在分割式区域中，从而增强带间偏移。当处理选择装置的支柱和存储器单元到存储器装置的存储器阵列的数据线时，提供分割式的沟道结构的到沟道结构的分段导电插塞可使用额外掩模实施以对将数据线耦合到沟道结构的插塞进行切割。额外导电区可用以将具有接触最顶部sgd的沟道结构的分离的导电段的插塞连接到相关联数据线。
25.图1为存储器裸片的3d存储器阵列100的表示，其中3d存储器阵列100具有包含子块102-0、102-1、102-2和102-3的存储器块101。尽管展示存储器单元的一个存储器块，但存储器裸片可包含多于一个存储器单元块。尽管在存储器单元块101中展示四个子块，但存储器单元块可包含多于或少于四个子块。子块102-0包含结构化为支柱的串107-0，所述串107-0具有与最顶部选择器装置125-0-4竖直地串联布置的选择器装置125-0-0
…
125-0-4，所述最顶部选择器装置125-0-4在串联的一端处耦合以将串107-0耦合到数据线110-0。将串107-0耦合到数据线110-0可包含将分段导电接触件提供到选择器装置125-0-4的沟道结构的分割式插塞111-0。子块102-0的选择器装置125-0-0耦合到在子块102-0的串中竖直地布置的存储器单元集104-0-0
…
104-0-n的最顶部存储器单元104-0-n。
26.存储器单元104-0-0
…
104-0-n分别耦合到存取线106-0
…
106-n。串的存储器单元集的最底部存储器单元104-0-0耦合到与耦合到子块102-0的源极线135-0的最底部选择器装置130-0-0竖直地串联布置的选择器装置130-0-0
…
130-0-3的最顶部选择器装置130-0-3。选择器装置125-0-0
…
125-0-4可为制造为具有存储器单元104-0-0
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104-0-n的结构的晶体管的选择栅极sgd，且称为子块102-0的sgd0、sgd1、sgd2、sgd3和sgd4。选择器装置130-0-0
…
130-0-3可为制造为具有存储器单元104-0-0
…
104-0-n的结构的晶体管的源极侧选择栅极sgs，且称为子块102-0的sgs0、sgs1、sgs2和sgs3。子块102-0的串可在y方向上沿着方向103-0重复，其中到选择器装置125-0-0
…
125-0-4和到选择器装置130-0-0
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130-0-3的选择线有效地沿着方向103-0。
27.子块102-1包含结构化为支柱的串107-1，所述串107-1具有与最顶部选择器装置125-1-4竖直地串联布置的选择器装置125-1-0
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125-1-4，所述最顶部选择器装置125-1-4在串联的一端处耦合以将串107-1耦合到数据线110-1。将串107-1耦合到数据线110-1可包含将分段导电接触件提供到选择器装置125-1-4的沟道结构的分割式插塞111-1。子块102-1的选择器装置125-1-0耦合到在子块102-1的串中竖直地布置的存储器单元集104-1-0
…
104-1-n的最顶部存储器单元104-1-n。
28.存储器单元104-1-0
…
104-1-n分别耦合到存取线106-0
…
106-n。串的存储器单元
集的最底部存储器单元104-1-0耦合到与耦合到子块102-1的源极线135-1的最底部选择器装置130-1-0竖直地串联布置的选择器装置130-1-0
…
130-1-3的最顶部选择器装置130-1-3。选择器装置125-1-0
…
125-1-4可为制造为具有存储器单元104-1-0
…
104-1-n的结构的晶体管的选择栅极sgd，且称为子块102-1的sgd0、sgd1、sgd2、sgd3和sgd4。选择器装置130-1-0
…
130-1-3可为制造为具有存储器单元104-1-0
…
104-1-n的结构的晶体管的选择栅极sgs，且称为子块102-1的sgs0、sgs1、sgs2和sgs3。子块102-1的串可在y方向上沿着方向103-1重复，其中到选择器装置125-1-0
…
125-1-4和到选择器装置130-1-0
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130-1-3的选择线有效地沿着方向103-1。
29.子块102-2包含结构化为支柱的串107-2，所述串107-2具有与最顶部选择器装置125-2-4竖直地串联布置的选择器装置125-2-0
…
125-2-4，所述最顶部选择器装置125-2-4在串联的一端处耦合以将串107-2耦合到数据线110-2。将串107-2耦合到数据线110-2可包含将分段导电接触件提供到选择器装置125-2-4的沟道结构的分割式插塞111-2。子块102-2的选择器装置125-2-0耦合到在子块102-2的串中竖直地布置的存储器单元集104-2-0
…
104-2-n的最顶部存储器单元104-2-n。
30.存储器单元104-2-0
…
104-2-n分别耦合到存取线106-0
…
106-n。串的存储器单元集的最底部存储器单元104-2-0耦合到与耦合到子块102-2的源极线135-2的最底部选择器装置130-2-0竖直地串联布置的选择器装置130-2-0
…
130-2-3的最顶部选择器装置130-2-3。选择器装置125-2-0
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125-2-4可为制造为具有存储器单元104-2-0
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104-2-n的结构的晶体管的选择栅极sgd，且称为子块102-2的sgd0、sgd1、sgd2、sgd3和sgd4。选择器装置130-2-0
…
130-2-3可为制造为具有存储器单元104-2-0
…
104-2-n的结构的晶体管的选择栅极sgs，且称为子块102-2的sgs0、sgs1、sgs2和sgs3。子块102-0的串可在y方向上沿着方向103-2重复，其中到选择器装置125-2-0
…
125-2-4和到选择器装置130-2-0
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130-2-3的选择线有效地沿着方向103-2。
31.子块102-3包含结构化为支柱的串107-3，所述串107-3具有与最顶部选择器装置125-3-4竖直地串联布置的选择器装置125-3-0
…
125-3-4，所述最顶部选择器装置125-3-4在串联的一端处耦合以将串107-3耦合到数据线110-3。将串107-3耦合到数据线110-3可包含将分段导电接触件提供到选择器装置125-3-4的沟道结构的分割式插塞111-3。子块102-3的选择器装置125-3-0耦合到在子块102-3的串中竖直地布置的存储器单元集104-3-0
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104-3-n的最顶部存储器单元104-3-n。
32.存储器单元104-3-0
…
104-3-n分别耦合到存取线106-0
…
106-n。串的存储器单元集的最底部存储器单元104-3-0耦合到与耦合到子块102-3的源极线135-3的最底部选择器装置130-3-0竖直地串联布置的选择器装置130-3-0
…
130-3-3的最顶部选择器装置130-3-3。选择器装置125-3-0
…
125-3-4可为制造为具有存储器单元104-3-0
…
104-3-n的结构的晶体管的选择栅极sgd，且称为子块102-3的sgd0、sgd1、sgd2、sgd3和sgd4。选择器装置130-3-0
…
130-3-3可为制造为具有存储器单元104-3-0
…
104-3-n的结构的晶体管的选择栅极sgs，且称为子块102-3的sgs0、sgs1、sgs2和sgs3。子块102-3的串可在y方向上沿着方向103-3重复，其中到选择器装置125-3-0
…
125-3-4和到选择器装置130-3-0
…
130-3-3的选择线有效地沿着方向103-3。
33.存储器阵列100可实施于替换栅极(rg)nand存储器裸片中。术语rg指制造nand存
储器裸片的工艺，其工艺还可称为“后栅极”处理技术。在rg处理技术中，沉积牺牲区以稍后在存储器裸片的处理中去除，接着在串中形成用于存储器单元的晶体管栅极的材料。rg工艺可用于处理存储器阵列100的sgs和sgd装置。
34.在非限制性实例中，存储器块101的四个子块102-0、102-1、102-2和102-3中的每一个可针对但不限于实施16k
×
8数据线的16kb而结构化。四个子块102-0、102-1、102-2和102-3中的每一个可分别沿着方向103-0、103-1、103-2和103-3具有16k
×
8串，其中每个串沿着其相应方向形成在半导体支柱中。每个串可具有数个水平层级，称为层，例如存储器阵列100的串可具有128个层。在层(水平层级)上，串可具有存储器单元、sgd或sgs。sgd和sgs不共享交叉子块102-0、102-1、102-2和102-3以用于从存储器单元读取或写入到存储器单元。在一些个例中，每个串的sgd0、sgd1、sgd2、sgd3和sgd4可布置有数个最上部sgd，例如布置为开关以操作为gidl产生器的sgd3和sgd4。每个串的sgs0、sgs1、sgs2和sgs3还可布置有数个最下部sgs，例如布置为开关以操作为gidl产生器的sgs0。这些gidl产生器可用以在擦除操作期间辅助以加速所选子块中的存储器单元串的主体的充电。在相对于gidl产生器布置的sgd3和sgd4的情况下，每个串中的sgd0、sgd1和sgd2可在漏极侧上操作为单个选择栅极，且每个串中的sgs1、sgs2和sgs3可在源极侧上操作为单个选择栅极。替代地，sgd0、sgd1、sgd2、sgd3和sgd4可布置为在擦除操作中可包含gidl功能的单个sgd。
35.图1的存储器阵列100的选择器装置可结构化成如存储器阵列100的存储器单元，使得共用处理可用以相对于使用不同工艺的制造减小制造复杂度和成本。由于存储器阵列的每个层以相同方式制造，因此层制造遵循制造每个存取线或存储器单元的方式。存储器单元的结构有效地指定还制造例如选择栅极的选择器装置的方式。通常，存储器单元的设计使存储器单元尽可能小，使得更多存储器单元可堆叠在给定支柱中。尽管存储器单元按比例缩放到越来越薄的竖直层级，但用于选择器装置的这种缩放具有与选择器装置对选择整个串的责任相关联的问题。选择器装置的这一责任可比常规存储器单元更至关重要。如存储器单元构建的选择器装置具有较小特征大小，其可引起电流泄漏。在较小沟道结构特征的情况下，选择器装置可不具有断开串的良好控制。一个选项为产生具有相对较长沟道结构的更厚的选择器装置，例如选择栅极。然而，在这一选项中，选择器装置和存储器单元将不具有共用制造工艺，且不同于形成存储器单元的工艺的开关将用于制造选择器装置。为了使用具有存储器单元结构的选择器装置，可通过具有多个选择器装置来提供选择器装置的较小大小的补偿。这些例如串的漏极侧上的多个选择器装置可操作为单个选择器装置，其中仅一个电信号控制其；且在一些实例中，串的一端处的多个选择器装置可操作为两个或两个以上单独地操作的群组。在这种实例中，每个这种选择器装置可耦合到个别相应选择线，或选择器装置的每个群组可耦合到相应选择线。举例而言，在相对于gidl产生器布置sgd3和sgd4的情况下，图1的sgd0、sgd1和sgd2可电联合在一起且控制，如单个大型沟道结构或单个较长沟道结构选择栅极。
[0036]“联合在一起”意味着相同电压施加到多个组件或装置，所述多个组件或装置为电联合在一起或施加信号(例如写入或读取操作的脉冲)的对象。这种施加的脉冲可称为联合脉冲。竖直联合的实例为将相同电压施加到单个给定子块中的sgd0、sgd1和sgd2。可例如在读取或写入操作期间执行竖直联合。水平联合的实例为将相同电压施加到跨越子块102-0、102-1、102-2和102-3的类似装置。可在子块102-0、102-1、102-2和102-3中的每一个中将编
程电压(vpgm)施加到sgd0且针对这些四个子块的所有sgd0同时施加vpgm电压执行水平联合。在这一水平实例中，一个vpgm驱动器可选择性连接以驱动不同子块的四个sgd0。
[0037]
在存储器阵列100的选择器装置结构化成如存储器阵列100的存储器单元的情况下，这些选择器装置可编程。在生产流程中制造之后编程选择器装置一次以设定存储器裸片的操作的阈值电压(vt)。对于在竖直串中制造为电荷阱结构的存储器阵列的存储器单元，选择器装置可在竖直串中制造为电荷阱结构。存储器单元和选择器装置的电荷阱结构可制造为具有相同结构性参数，例如沟道长度、材料、电荷阱结构的区的尺寸等。在结束制造时，选择器装置可编程为通过控制存储在作为选择器装置的电荷阱结构中的电荷而具有设定vt。在设定之后，这一vt意图在nand存储器裸片的寿命结束时为稳定的。可采用程序以维持这一稳定性。
[0038]
图2说明具有用于提供导电接触件以将数据线耦合到沟道结构217的分割式插塞211的支柱的顶部的侧视图。分割式插塞211包含由展示为图2中的间隙的非导电区分离的导电区211-1、211-2、211-3和211-4。间隙可填充有介电材料。间隙可作为提供插塞211的非导电区的空隙而留下。尽管展示四个导电区，但分割式插塞211可结构化有在沟道结构217上且接触沟道结构217的一或多个导电区和在沟道结构217上且接触沟道结构217的一或多个非导电区，从而相对于接触相关联数据线而提供分割式的沟道结构。沟道结构217可为提供存储器单元串的支柱中的选择晶体管225中的沟道结构。为了易于呈现，图2中未展示沟道结构217与栅极219之间的选择晶体管225的数据线、支柱和结构。支柱可在源极线上方竖直地形成为圆柱形结构或圆柱形类结构。圆柱形类结构可为圆形圆柱形结构或非圆形圆柱形结构。沟道结构217的材料可沿着支柱延伸，从而形成选择栅极晶体管的沟道结构和支柱中的存储器单元。例如分割式插塞211的分割式插塞可用于将图1的存储器阵列100的串107-0、107-1、107-2和107-3耦合到数据线110-0、110-1、110-2和110-3。
[0039]
分割式插塞211可形成为将分割式数据线插塞到达或超出与沟道结构217的接合点231。沟道结构217可为相对于沟道结构217重度掺杂的低掺杂沟道结构，所述低掺杂沟道结构具有图2中所展示的分割式插塞211的导电区211-1、211-2、211-3和211-4。沟道结构217可为n型材料或p型材料。分割式插塞211的导电区211-1、211-2、211-3和211-4可结构化为具有n

掺杂的材料，其中沟道结构217为n掺杂的材料。分割式插塞211的导电区211-1、211-2、211-3和211-4可为但不限于多晶硅材料。沟道结构217可为但不限于多晶硅材料。使用接触沟道结构217的分割式插塞211允许增强沟道结构217中的可增强带间隧穿的施加的电场。增强可为若干此或数量级的增强。
[0040]
图3说明具有图2的插塞211的支柱结构的俯视图。支柱包含可围绕其布置存储器单元的选择栅极晶体管和晶体管结构的核心333。核心333由例如一或多种介电材料的非导电材料构成。核心333可为但不限于填充支柱的内部的绝缘氧化物。氧化物可为介电硅类氧化物。图2的分割式插塞211的导电区211-1、211-2、211-3和211-4在图2的沟道结构217上且接触沟道结构217。分割式插塞211可在类似于形成沟道结构的支柱的周边的方向上以连续方式覆盖沟道结构。对于未由分割式插塞211覆盖的沟道结构217的那些区，这些区可由竖直邻近且接触分割式插塞211的介电材料覆盖。导电区211-1、211-2、211-3和211-4为相对于彼此由图2的插塞211的非导电区337-1、337-2、337-3、和337-4分离的非连续区。非导电区337-1、337-2、337-3和337-4可为介电材料。在各种实施例中，非导电区337-1、337-2、
337-3和337-4的介电材料和核心333的材料可具有相同材料结构。
[0041]
在这一俯视图中，展示支柱的顶部晶体管的结构，其中顶部晶体管可为选择栅极晶体管。展示的结构邻近由导电区211-1、211-2、211-3和211-4和非导电区337-1、337-2、337-3和337-4覆盖的沟道结构。图2的栅极219竖直地在介电屏障327上且接触介电屏障327，其中介电屏障327竖直地在阻挡介电323上且接触阻挡介电323。阻挡介电323可为硅类介电或例如高k介电的另一介电。介电屏障327可为硅类介电或例如高k介电的另一介电。介电屏障327的材料可不同于阻挡介电323的材料。术语“高k介电”意味着具有介电常数大于二氧化硅的介电常数的介电。高k材料可为氧化铝、二氧化铪、氧化锆、氧化钽其它介电(例如非导电氮化物)、其组合等中的一或多个。介电屏障327或阻挡介电323可为单一同质材料或可包括两个或两个以上离散组合物。举例来说，在各种实施例中，介电屏障327可包括二氧化硅和一或多个高k材料的层合物。在各种实施例中，介电屏障327可结构化为包含至少一种高k材料的纳米层合物。术语“纳米层合物”意味着呈层状堆叠形式的两个或两个以上材料的超薄层的复合膜。通常，纳米层合物中的每一层具有在纳米尺度下的层厚度。介电屏障327的材料可形成有在10到50埃的范围内的总厚度。
[0042]
阻挡介电323在电荷阱区321上且接触电荷阱区321。电荷阱区321可为氮化物区，例如包含介电氮化矽的区，或用以捕获电荷的其它合适的介电区。电荷阱区321通过隧穿区317与沟道结构217分离。隧穿区317可构造为符合所选准则的工程改造区，例如但不限于等效氧化物厚度(eot)。就代表性物理厚度来说，eot量化介电的隧穿区317的电气特性，例如电容。举例来说，eot可定义为在忽略泄漏电流和可靠性考虑因素的情况下具有与给定介电(隧穿区317)相同的电容密度将需要的理论sio2层的厚度。隧穿区317可包含氧化物和氮化物。隧穿区317可包含介电屏障的集合。隧穿区317可为布置为从沟道结构217到电荷阱区321的水平堆叠的竖直三组件隧穿区。三组件隧穿区317可结构化有介电氧化物，接着介电氮化物的区，接着介电氧化物的另一区。替代地，隧穿区317可为两组件隧穿区或单组件隧穿区。此外，隧穿区317可具有四个或四个以上区，其中材料和厚度的选择取决于具有给定厚度的材料以执行隧穿区到电荷阱区321的能力。
[0043]
在接触插塞的非导电区的分割式插塞的导电区的位置处与沟道结构的接合线增强沟道结构处的电场，其中将电压施加到gidl产生器的栅极，从而增强沟道结构中的带间电荷产生。这引起增强型gidl操作。在相对于分割式数据线插塞和常规数据线的模拟中，在接触分割式插塞的非导电区的分割式插塞的导电区位置处，沟道结构中的带间电荷产生可达到大于具有插塞和沟道结构的相同掺杂的常规数据线插塞的数量级的数量级。在不影响带间电荷产生的情况下，分割式数据线插塞的切割深度(即，分割式插塞的导电区的竖直范围)可增加。可通过最优化分割式插塞与沟道结构之间的接合掺杂来达到带间电荷产生的进一步增强。由于使用存储器单元的较大支柱，因此可通过接合掺杂最优化加上插塞剥离的这种组合来提供增强将来高纵横比层。如本文中所教示的，分割式接触插塞可用于其它应用。
[0044]
图4a到c说明具有晶体管的沟道结构的分割式插塞的接口相对于晶体管的栅极的三个不同布置。晶体管可用作存储器阵列中的存储器单元串的最顶部选择栅极晶体管。图4a说明具有晶体管的沟道结构417-1的插塞的导电区411-1的接口431-1相对于晶体管的栅极419-1的布置。接口431-1的位置指示插塞的导电区411-1与沟道结构417-1的接合相对于
栅极419-1的顶部处于脱节。这一相对于掺杂的脱节具有在栅极419-1的顶部上方的接口431-1，其中导电区之间的切口在接口431-1下方竖直地延伸。脱节的非限制性实例为5nm。
[0045]
图4b说明具有晶体管的沟道结构417-2的插塞的导电区411-2的接口431-2相对于晶体管的栅极419-2的布置。接口431-2的位置指示插塞的导电区411-2与沟道结构417-2的接合相对于栅极419-2的顶部处于重叠。这一相对于掺杂的重叠具有在栅极419-2的顶部下方的接口431-2，其中导电区之间的切口在接口431-2上方竖直地结束。重叠的非限制性实例为5nm。
[0046]
图4c说明具有晶体管的沟道结构417-3的插塞的导电区411-3的接口431-3相对于晶体管的栅极419-3的布置。接口431-3的位置指示插塞的导电区411-3与沟道结构417-3的接合相对于栅极419-3的顶部对准。在栅极419-3的顶部处接口431-3相对于掺杂的这一对准可具有在与栅极419-3的顶部竖直对准结束的导电区之间的切口。
[0047]
图5说明具有用于处理用于将数据线耦合到存储器阵列的支柱中的选择栅极晶体管中的沟道结构的分割式插塞的图案的掩模582的实例。存储器阵列的存储器单元串的支柱507-0、507-1、507-2、507-3、507-4、507-5和507-6可从存储器阵列中的源极线竖直地形成。存储器单元和选择栅极装置可形成在支柱507-0、507-1、507-2、507-3、507-4、507-5和507-6中。选择栅极晶体管可形成有与存储器单元相同的结构。在形成接触选择栅极晶体管和存储器单元的支柱507-0、507-1、507-2、507-3、507-4、507-5和507-6之后，且在形成耦合到这些支柱的数据线之前，插塞的导电材料可形成在最顶部选择栅极晶体管的沟道结构上。
[0048]
具有特定图案的掩模582可形成在插塞上。掩模582可用以去除插塞中的导电材料的部分，从而形成具有由狭槽分离的导电区的分割式插塞。可使用适当蚀刻工艺去除部分。狭槽可填充有接触提供分割式沟道结构的沟道结构的介电材料。所得分割式插塞为由非导电材料的区分离的导电区的插塞。可用掩模582作为额外掩模实施分割式插塞以常规形成耦合到存储器装置的存储器阵列中的数据线和源极线的存储器单元串。掩模582产生用于每个插塞的四个导电区和四个非导电区。其它掩模或掩模的组合可用以产生具有不同数目的导电和非导电区的分割式插塞。尽管展示六个支柱，但可形成存储器装置的存储器阵列中的存储器单元串的大体上更多支柱。
[0049]
图6说明包含具有多个存储器单元604的存储器阵列602和用以提供与存储器阵列602通信或对存储器阵列602执行一或多个存储器操作的一或多个电路或组件的实例存储器装置600的功能框图。存储器装置600可为存储器裸片，例如nand存储器裸片。存储器阵列602可类似于图1的存储器阵列100实施。存储器装置600可包含行解码器612、列解码器614、子块驱动器609、感测放大器620、页缓冲器622、选择器624、i/o电路626和存储器控制器630。存储器控制器630可包含处理电路系统且可配置成通过执行指令615来执行存储器装置600的操作，所述处理电路系统包含一或多个处理器605。出于本实例的目的，指令615可由存储器控制器630内的存储器执行或专用于存储器控制器630。在其它实例中，由存储器控制器630执行的指令的至少一些部分可存储在其它存储器结构中且例如加载到本地(存储器控制器)存储器中以用于供存储器控制器630执行。操作可包含使用分割式插塞作为到数据线与存储器单元串的选择栅极晶体管之间的选择栅极晶体管的接触件的擦除算法，如本文中所教示。
[0050]
存储器阵列602的存储器单元604可布置在块中，例如第一块602a和第二块602b。每个块可包含子块。举例来说，第一块602a可包含第一子块602a0和第二子块602an，且第二块602b可包含第一子块602b0和第二子块602bn。每个子块可包含数个物理页，其中每个页包含数个存储器单元604。尽管本文中说明为具有两个块，其中每个块具有两个子块，且每个子块具有数个存储器单元604，但在其它实例中，存储器阵列602可包含更多或更少的块、子块、存储器单元等。在其它实例中，存储器单元604可按数个行、列、页、子块、块等布置，且使用例如存取线606、第一数据线610或一或多个选择栅极、源极线等存取。
[0051]
存储器控制器630可根据在控制线632上接收到的一或多个信号或指令来控制存储器装置600的存储器操作，所述一或多个信号或指令包含例如指示所需操作(例如，写入、读取、擦除等)的一或多个时钟信号或控制信号，或在一或多个地址线616上接收到的地址信号(a0到ax)。在存储器装置600外部的一或多个装置可控制控制线632上的控制信号或地址线616上的地址信号的值。在存储器装置600外部的装置的实例可包含但不限于主机、外部存储器控制器、处理器或图6中未说明的一或多个电路或组件。
[0052]
存储器装置600可使用存取线606和第一数据线610将数据传送(例如，写入或擦除)到存储器单元604中的一或多个或从存储器单元604中的一或多个传送(例如，读取)数据。行解码器612和列解码器614可从地址线616接收地址信号(a0到ax)并对其进行解码，可确定将存取哪些存储器单元604，并且可将信号提供到存取线606(例如，多个存取线(wl0到wlm)中的一或多个)或第一数据线610(例如，多个数据线(bl0到bln)中的一或多个)中的一或多个，例如上文所描述。
[0053]
存储器装置600可包含例如感测放大器620的感测电路系统，其配置成使用第一数据线610来确定(例如，读取)存储器单元604上的数据的值，或确定待写入到存储器单元604的数据的值。举例来说，在所选存储器单元串604中，感测放大器620中的一或多个可响应于读取电流在存储器阵列602中流动穿过与数据线610相关联的所选串而读取所选存储器单元604中的逻辑电平。
[0054]
在存储器装置600外部的一或多个装置可使用i/o线(dq0到dqn)608、地址线616(a0到ax)或控制线632与存储器装置600通信。i/o电路626可例如根据控制线632和地址线616，使用i/o线608将数据值传入或传出存储器装置600，例如传入或传出页缓冲器622或存储器阵列602。页缓冲器622可在数据编程到存储器阵列602的相关部分中之前存储从存储器装置600外部的一或多个装置接收到的数据，或可在数据发射到存储器装置600外部的一或多个装置之前存储从存储器阵列602读取的数据。
[0055]
列解码器614可接收地址信号(a0到ax)并且将其解码为一或多个列地址信号(csel1到cseln)。选择器624(例如，选择电路)可接收列选择信号(csel1到cseln)且选择页缓冲器622中表示待从存储器单元604读取或待编程到存储器单元604中的数据值的数据。可使用第二数据线618在页缓冲器622与i/o电路626之间传送所选数据。
[0056]
存储器控制器630可从外部源或电源(例如，内部或外部电池、ac到dc转换器等)接收正和负电源信号，例如电源电压(vcc)634和相对于vcc的负电源(vss)636(例如，接地电位)。在某些实例中，存储器控制器630可包含调节器628以在内部提供正或负电源信号。
[0057]
为了将数据编程或写入到存储器单元，可将vpgm(例如，一或多个编程脉冲等)施加到所选存取线(例如，wli)，并且因此施加到耦合到所选存取线的每个存储器单元的控制
栅极。举例来说，编程脉冲可在15v处或附近开始，且在某些实例中，可在每个编程脉冲施加期间增加量值。在将编程电压施加到所选存取线时，可将例如接地电位(例如，vss)的电位施加到以编程为目标的存储器单元的数据线和衬底(且因此，源极与漏极之间的沟道结构)，从而导致从沟道结构到目标存储器单元的浮动栅极的电荷转移(例如，直接注入或佛勒-诺德海姆(fowler-nordheim，fn)隧穿等)。
[0058]
相反，可将vpass施加到具有并不以编程为目标的存储器单元的一或多个存取线，或可将禁止电压(例如，vcc)施加到具有并不以编程为目标的存储器单元的数据线，以例如禁止电荷从沟道结构转移到这种非目标存储器单元的浮动栅极。传递电压可例如取决于所施加传递电压与以编程为目标的存取线的接近度而变化。禁止电压可包含电源电压(vcc)，例如，相对于接地电位(例如，vss)来自外部源或电源(例如，电池、ac到dc转换器等)的电压。
[0059]
作为实例，如果将编程电压(例如，15v或更高)施加到特定存取线(例如wl4)，那么可将10v的传递电压施加到一或多个其它存取线(例如wl3、wl5等)，以禁止非目标存储器单元的编程，或保持并不以编程为目标的这种存储器单元上存储的值。随着所施加编程电压与非目标存储器单元之间的距离增加，避免对非目标存储器单元进行编程所需的传递电压可减小。举例来说，在将15v的编程电压施加到wl4的情况下，可将10v的传递电压施加到wl3和wl5，可将8v的传递电压施加到wl2和wl6，可将7v的传递电压施加到wl1和wl7等。在其它实例中，传递电压或字线的数目等可更高或更低、或更大或更小。
[0060]
在一或多个编程脉冲(例如vpgm)的施加之间，可执行验证操作以确定所选存储器单元是否已达到其预期编程状态。如果所选择存储器单元已达到其预期的经编程状态，那么可抑制其进一步编程。如果所选存储器单元尚未达到其预期经编程状态，那么可施加额外编程脉冲。如果所选存储器单元在特定数目的编程脉冲(例如，最大数目)之后尚未达到其预期的编程状态，那么可将所选存储器单元或与这种所选存储器单元相关联的串、块或页标记为有缺陷的。
[0061]
为了擦除存储器单元或存储器单元群组(例如，擦除通常以块或子块执行)，可(例如，使用一或多个数据线、选择栅极等)将擦除电压(vers)(例如，通常为vpgm)施加到以擦除为目标的存储器单元的衬底(且因此，源极与漏极之间的沟道结构)，同时目标存储器单元的存取线保持在例如接地电位(例如，vss)的电位处，从而导致从目标存储器单元的浮动栅极到沟道结构的电荷转移(例如，直接注入或fn隧穿等)。
[0062]
当作为用户装置的主机将地址发送到存储器装置600时，其通常可具有块、页和列的识别。块的识别用以选择操作中的所关注块。页的识别用以选择所述页驻存于其上的wl，且其还用以在所述块的子块之间共享wl时选择一个特定子块。对页驻存于上的子块进行解码且选择所述子块。由用户装置提供的地址用以接通和断开选择器装置且存取存储器单元。在典型操作中，仅选择一个子块以使得一个子块的sgd为有源的。
[0063]
基于由用户装置提供的地址，存储器控制器630可选择任何一个子块或所有子块。存储器控制器630可产生子块驱动器609的子块地址且选择任何一个子块或所有子块。
[0064]
存储器控制器630可将wl信息发送到行解码器612，且将列地址发送到列解码器614。
[0065]
子块驱动器609可包含产生选择线的信号613sl
0-0
…
sl
k-j
的数个独立驱动器。对于
每个串包含一连串sgd0、sgd1和sgd2装置的架构，每个子块中的sgd0、sgd1和sgd2装置中的每一个具有使得其可个别地被控制的其自身驱动器，使得每每个子块存在三个sgd驱动器。对于具有m个sgd的n个子块，存在可寻址的m
×
n个个别驱动器。举例来说，对于具有三个sgd的四个子块，子块驱动器609可具有可寻址的12个驱动器。对接通一个子块或所有子块中的一个sgd(sgd0、sgd1或sgd2)，存在完全灵活性。类似地，对同时接通一个子块或所有子块上的所有sgd(sgd0、sgd1或sgd2)，存在完全灵活性。类似地，子块驱动器609可包含用于n个子块中的r sgs装置的r
×
n个驱动器。取决于针对在擦除操作、编程操作和读取操作期间的相应驱动器的操作而设计的不同电压，可将多个输入信号分配到每一个别驱动器。从子块驱动器609，可经由选择线613(sl
(子块#)-(sgd#或sgs#)
)sl
0-0
…
sl
k-j
将适当操作信号发送到存储器阵列602。
[0066]
在典型读取和写入操作中，可由一个特定调节器一起驱动一个子块中的sgd0、sgd1、sgd2装置，而将其它子块中的选择栅极驱动到另一电压，例如接地端(0v)。这是竖直联合的情况，其中一个信号驱动给定子块中的所有选择栅极。用以完成擦除验证操作的指令可通过存储器装置600上的存储器控制器630中的指令615提供。
[0067]
图7为形成存储器装置的存储器阵列的实例方法700的实施例的特征的流程图。在710处，形成存储器单元串。在720处，形成晶体管以将数据线耦合到存储器单元串。形成具有沟道结构和栅极的晶体管，其中沟道结构与栅极分离。在730处，形成插塞以将数据线耦合到沟道结构，其中插塞覆盖沟道结构。插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为沟道结构的分割式接触件。对于未由插塞覆盖的沟道结构的那些区，这些区可由竖直邻近且接触插塞的介电材料覆盖。形成一或多个导电区可包含形成四个或四个以上导电区。在740处，形成数据线以耦合到插塞。
[0068]
方法700的变型或类似于方法700的方法可包含数个不同实施例，所述不同实施例可取决于这种方法的应用和/或实施这种方法的存储器装置的架构而组合。这种方法可包含选择用于一或多个导电区的第一掺杂剂和用于相对于一或多个导电区与沟道结构之间的接合点的沟道结构的第二掺杂剂，使得除由插塞提供的分割式接触件之外,第一掺杂剂和第二掺杂剂具有增强晶体管的操作中的带间隧穿特性的特性。变型可包含形成包围介电材料的核心的沟道结构和形成由介电材料构成的一或多个非导电区。
[0069]
方法700的变型或类似于方法700的方法可包含形成具有第一掺杂剂的插塞的一或多个导电区和形成具有第二掺杂剂的沟道结构，使得一或多个导电区相对于沟道结构的掺杂重度掺杂。形成一或多个导电区可包含形成具有与栅极的顶部层级对准或在栅极的顶部层级上方的第一掺杂剂的末端的一或多个导电区。形成一或多个导电区可包含形成具有一或多个导电区之间的狭槽的一或多个导电区，使得狭槽的末端与栅极的顶部层级对准或在栅极的顶部层级上方。
[0070]
图8为形成将数据线耦合到晶体管的沟道结构的插塞，将分割式接触件提供到沟道结构的实例方法800的实施例的特征的流程图。方法800可用于方法700或类似于方法700的方法。在810处，针对插塞的一或多个导电区，在晶体管的沟道结构上且接触晶体管的沟道结构形成导电材料。在820处，掩模形成在导电材料上。在830处，去除从导电材料的顶部到沟道结构的导电材料的部分。可使用适当蚀刻工艺执行去除。导电存储器的去除部分用于在导电材料中形成狭槽,其中插塞的导电材料不接触沟道结构。在840处，非导电材料在
沟道结构上且接触沟道结构的狭槽中形成以形成插塞的一或多个非导电区。在沟道结构上且接触沟道结构形成非导电材料形成作为沟道结构的分割式接触件的插塞。
[0071]
在各种实施例中，存储器装置包括存储器单元串、数据线将数据线耦合到存储器单元串的晶体管。晶体管具有沟道结构和栅极，其中沟道结构与栅极分离。存储器装置包含用以将数据线耦合到晶体管的沟道结构的插塞。插塞可覆盖沟道结构，其中插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为数据线与沟道结构之间的分割式接触件。插塞的一或多个导电区可相对于沟道结构的掺杂重度掺杂。
[0072]
这种存储器装置的变型或类似存储器装置可包含数个不同实施例，所述不同实施例可取决于这种存储器装置的应用和/或实施这种存储器装置的架构而组合。这种存储器装置可包含与栅极的顶部层级对准的一或多个导电区的重度掺杂导电区的末端。在另一实施例中，一或多个导电区的重度掺杂导电区的末端在栅极的顶部层级上方。替代地，一或多个导电区的重度掺杂导电区的末端在栅极的顶部层级下方。变型可包含插塞的与栅极的顶部对准的一或多个非导电区的末端。变型可包含具有四个或四个以上导电区的一或多个导电区。
[0073]
耦合到串的晶体管的沟道结构的材料延伸到存储器单元和穿过串的存储器单元作为存储器单元的沟道结构，其中晶体管和存储器单元的沟道结构结构化为衬底上方的支柱中的圆柱形类区。沟道结构可包围介电材料的核心，其中插塞的一或多个非导电区包含介电材料。
[0074]
在各种实施例中，存储器系统包括多个存储器装置。存储器装置中的一或多个可包含数据线和具有存储器单元串的存储器阵列，其中每个串形成在支柱中且耦合到形成在支柱中的晶体管。晶体管布置成将串耦合到数据线中的一个数据线，其中晶体管具有沟道结构和栅极，其中沟道结构与栅极分离。晶体管可结构化，其中沟道结构接触插塞以耦合到数据线，其中插塞覆盖沟道结构。插塞可具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为数据线与沟道结构之间的分割式接触件。对于未由插塞覆盖的沟道结构的那些区，这些区可由竖直邻近且接触插塞的介电材料覆盖。存储器装置中的一或多个包含存储器控制器，所述存储器控制器包含处理电路系统，所述处理电路系统包含一或多个处理器。存储器控制器可配置成执行包括通过将擦除电压施加到晶体管的栅极来对存储器阵列的所选串执行擦除操作，所述晶体管将所选串耦合到与所选串相关联的数据线。擦除操作可应用于多个存储器阵列串。
[0075]
这种存储器系统的变型或类似存储器系统可包含数个不同实施例，所述不同实施例可取决于这种存储器系统的应用和/或实施这种存储器系统的架构而组合。这种存储器系统可包含相对于沟道结构的掺杂重度掺杂的插塞的一或多个导电区。变型可包含与栅极的顶部层级对准的一或多个导电区的重度掺杂导电区的末端。在另一实施例中，一或多个导电区的重度掺杂导电区的末端在栅极的顶部层级上方。变型可包含插塞的与栅极的顶部对准的一或多个非导电区的末端。变型可包含数目为四的一或多个导电区。可使用多于或少于四个导电区。
[0076]
例如移动电子装置(例如，智能电话、平板计算机等)、用于汽车应用的电子装置(例如，汽车传感器、控制单元、驾驶员辅助系统、乘客安全或舒适系统等)和因特网连接的电器设备或装置(例如，物联网(iot)装置等)的电子装置尤其取决于电子装置的类型、使用
环境、性能期望等而具有变化的存储需要。
[0077]
电子装置可分解为若干主要组件：处理器(例如，中央处理单元(cpu)或其它主处理器)；存储器(例如，一或多个易失性或非易失性ram存储器装置，例如dram、移动或低功率双数据速率同步dram(ddr sdram)等)；和存储装置(例如，非易失性存储器(nvm)装置，例如快闪存储器、rom、ssd、mmc，或其它存储卡结构或组合件等)。在某些实例中，电子装置可包含用户接口(例如，显示器、触摸屏、键盘、一或多个按钮等)、图形处理单元(gpu)、电力管理电路、基带处理器或者一或多个收发器电路等。
[0078]
图9为具有一个或多个存储器装置的实例机器的框图，所述一个或多个存储器装置结构化以增强选择栅极晶体管中的带间隧穿，所述选择栅极晶体管在擦除操作期间将数据线耦合到一或多个存储器装置的存储器阵列中的存储器单元串。具有一或多个这种存储器装置的机器900可操作为独立机器，或可连接，例如联网到其它机器。
[0079]
在联网部署中，机器900可在服务器-客户端网络环境中以服务器机器、客户端机器或这两者的容量操作。在实例中，机器900可充当对等(p2p)(或其它分布式)网络环境中的对等机器。机器900可为个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、移动电话、网络电器、iot装置、汽车系统，或能够执行(依序或以其它方式)指定将由所述机器采取的动作的指令的任何机器。此外，虽然仅说明单个机器，但术语“机器”也应视为包含单独地或共同地执行指令集(或多个集合)以进行本文中所论述的方法中的任何一或多个(例如，云端计算、软件即服务(saas)、其它计算机集群配置)的任何机器集合。实例机器900可布置成与一个或多个存储器装置一起操作，所述一个或多个存储器装置具有将存储器单元串耦合到一或多个存储器装置中的相关联数据线的最顶部选择栅极晶体管的分割式沟道结构，如本文中所教示。实例机器900可包含一个或多个存储器装置，所述一个或多个存储器装置具有如相对于图1的存储器阵列100和与图2和3相关联的分割式插塞211结构和图6的存储器装置600所论述的结构。
[0080]
如本文中所描述，实例可包含逻辑、组件、装置、封装或机构，或者可通过逻辑、组件、装置、封装或机构操作。电路系统为在包含硬件(例如，简单电路、栅极、逻辑等)的有形实体中实施的电路集合(例如，组)。电路系统成员可随时间推移和基础硬件变化而为灵活的。电路系统包含当操作时可单独或组合地执行特定任务的部件。在实例中，电路系统的硬件可被永恒地设计成进行特定操作(例如，硬接线)。在实例中，电路系统的硬件可包含可变地连接的物理组件(例如,执行单元、晶体管、简单电路等)，所述物理组件包含以物理方式修改(例如,不变集中式粒子的磁性、电气可移动放置等)以对特定操作的指令进行编码的计算机可读媒体。在连接物理组件时，硬件构成的基础电性质例如可从绝缘体改变成导体，或反之亦然。指令使得参与的硬件(例如，执行单元或加载机制)能够经由可变连接产生硬件中的电路系统构件以在操作中时进行特定任务的部分。因此，当装置操作时计算机可读媒体以通信方式耦合到电路系统的其它组件。在实例中，物理组件中的任一个可用于多于一个电路系统中的多于一个部件中。举例来说，在操作下，执行单元可在一个时间点在第一电路系统的第一电路中使用，且在不同时间由第一电路系统中的第二电路重新使用，或由第二电路系统中的第三电路重新使用。
[0081]
机器(例如，计算机系统)900可包含硬件处理器950(例如，cpu、gpu、硬件处理器核心或其任何组合)、主存储器954和静态存储器956，其中的一些或全部可经由互联件(例如，
总线)958彼此通信。机器900可进一步包含显示装置960、字母数字输入装置962(例如，键盘)和用户接口(ui)导航装置964(例如，鼠标)。在实例中，显示装置960、输入装置962和ui导航装置964可为触摸屏显示器。机器900可另外包含大容量存储装置(例如，驱动单元)951、信号产生装置968(例如，扬声器)、网络接口装置953和一或多个传感器966，例如全球定位系统(gps)传感器、指南针、加速计或其它传感器。机器900可包含输出控制器969，例如串行(例如，usb、并联或其它有线或无线(例如，红外(ir)、近场通信(nfc)等))连接，以与一或多个外围装置(例如，打印机、读卡器等)通信或控制所述一或多个外围装置。
[0082]
机器900可包含机器可读媒体952，所述机器可读媒体952上存储数据结构或指令955(例如，软件)的一或多个集合，所述一或多个集合体现机器900或由机器900利用以执行设计机器900以用于的技术或功能中的任何一或多个。指令955还可在其由机器900执行期间完全或至少部分地驻存在主存储器954内、静态存储器956内、大容量存储装置951内或硬件处理器950内。在实例中，硬件处理器950、主存储器954、静态存储器956或大容量存储装置951中的一个或任何组合可构成机器可读媒体952。
[0083]
尽管机器可读媒体952说明为单个媒体，但术语“机器可读媒体”可包含配置成存储一或多个指令955的单个媒体或多个媒体(例如，集中式或分布式数据库，或相关联的高速缓冲和服务器)。术语“机器可读媒体”可包含能够存储或编码用于由机器900执行且使得机器900执行机器900所设计以用于的技术中的任何一或多种的指令，或能够存储或编码由这种指令使用或与其相关联的数据结构的任何媒体。非限制性机器可读媒体实例可包含固态存储器及光学和磁性媒体。在实例中，集中式机器可读媒体包括具有多个粒子的机器可读媒体，所述粒子具有不变(例如，静止)质量。因此，集中式机器可读媒体非暂时性地传播信号。集中式机器可读媒体的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如，eprom、eeprom)和快闪存储器装置；磁盘，例如内部硬盘和可拆卸式磁盘；磁光盘；和压缩光盘-rom(cd-rom)和数字多功能光盘-只读存储器(dvd-rom)盘。
[0084]
存储在大容量存储装置951上的指令955(例如，软件、程序、操作系统(os)等)或其它数据可由主存储器954存取以供处理器950使用。主存储器954(例如，dram)通常是快速但易失性的，且因此为与大容量存储装置951(例如，ssd)不同类型的存储器，所述大容量存储装置951适合于长期存储，包含在处于“断开”状态中时。供用户或机器900使用的指令955或数据通常加载于主存储器954中，以供处理器950使用。当主存储器954已满时，可分配来自大容量存储装置951的虚拟空间以补充主存储器954；然而，因为大容量存储装置951通常比主存储器954慢且读取速度至少是写入速度的两倍，因此虚拟存储器的使用可能由于存储装置时延(相比于主存储器954，例如dram)而极大地降低用户体验。此外，用于虚拟存储器的大容量存储装置951的使用可能极大地缩短大容量存储装置951的使用寿命。
[0085]
相较于虚拟存储器，虚拟存储器压缩(例如，内核特征“zram”)使用存储器的部分作为压缩块存储以避免寻呼到数据存储装置951。在压缩块中进行寻呼，直到有必要将这种数据写入到大容量存储装置951为止。虚拟存储器压缩增大主存储器954的可用大小，同时减少对大容量存储装置951的损耗。
[0086]
针对移动电子装置或移动存储装置而优化的存储装置传统上包含mmc固态存储装置(例如，微安全数字(microsd
tm
)卡等)。mmc装置包含与主机装置的数个并行接口(例如，8位并行接口)，且通常是从主机装置可拆卸和分离的组件。相反，emmc
tm
装置附接到电路板且
被视为主机装置的组件，其读取速度比得上基于sata的ssd装置。然而，对移动装置性能的需求继续增大，以便完全启用虚拟或扩增现实装置，利用提高的网络速度等。响应于这一需求，存储装置已从并行移位到串行通信接口。包含控制器和固件的ufs装置使用具有专用读取/写入路径的低电压差分信令(lvds)串行接口与主机装置通信，从而进一步推进了更高的读取/写入速度。
[0087]
可进一步利用数个传送协议中的任一个(例如，帧中继、因特网协议(ip)、传输控制协议(tcp)、用户数据报协议(udp)、超文本传送协议(http)等)经由网络接口装置953使用传输媒体在通信网络959上发射或接收指令955。实例通信网络可包含局域网(lan)、广域网(wan)、分组数据网络(例如，因特网)、移动电话网络(例如，蜂窝网络)、普通老式电话(pots)网络，和无线数据网络(例如，电气和电子工程师协会(ieee)802.11系列标准，称为ieee 802.16系列标准，称为)、ieee 802.15.4系列标准、对等(p2p)网络等等。在实例中，网络接口装置953可包含一或多个物理插孔(例如，以太网、同轴或电话插孔)或一或多个天线以连接到通信网络959。在实例中，网络接口装置953可包含多个天线以使用单输入多输出(simo)、多输入多输出(mimo)或多输入单输出(miso)技术中的至少一个无线地通信。术语“传输媒体”应认为包含能够携载指令到机器900且供所述机器执行的任何有形媒体，且包含传播数字或模拟通信信号以促进这种指令的通信的手段，所述指令可由软件实施。
[0088]
以下是根据本文中的教示的装置和方法的实例实施例。
[0089]
实例存储器装置1可包括：存储器单元串；数据线；晶体管，其将数据线耦合到存储器单元串，晶体管具有沟道结构和栅极，沟道结构与栅极分离；以及插塞，其将数据线耦合到沟道结构，其中插塞覆盖沟道结构，插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为数据线与沟道结构之间的分割式接触件。
[0090]
实例存储器装置2可包含实例存储器装置1的特征，且可包含相对于沟道结构的掺杂重度掺杂的插塞的一或多个导电区。
[0091]
实例存储器装置3可包含实例存储器装置2和实例存储器装置1的特征，且可包含与栅极的顶部层级对准的一或多个导电区的重度掺杂导电区的末端。
[0092]
实例存储器装置4可包含实例存储器装置2的特征和存储器装置1和3中的任一个的特征，且可包含在栅极的顶部层级上方的一或多个导电区的重度掺杂导电区的末端。
[0093]
实例存储器装置5可包含实例存储器装置2的特征和存储器装置1、3和4中的任一个的特征，且可包含在栅极的顶部层级下方的一或多个导电区的重度掺杂导电区的末端。
[0094]
实例存储器装置6可包含前述实例存储器装置中的任一个的特征，且可包含一或多个导电区以包含四个或四个以上导电区。
[0095]
实例存储器装置7可包含前述实例存储器装置中的任一个的特征，且可包含晶体管的沟道结构的材料，所述材料延伸到存储器单元且穿过存储器单元作为存储器单元的沟道结构，其中晶体管的沟道结构和存储器单元结构化为衬底上方的支柱中的圆柱形类区。
[0096]
实例存储器装置8可包含前述实例存储器装置中的任一个的特征，且可包含包围介电材料的核心的沟道结构和包含介电材料的一或多个非导电区。
[0097]
在实例存储器装置9中，实例存储器装置1到8中的存储器装置中的任一个可包含：并入到电子存储器设备中的存储器装置，所述电子存储器设备进一步包括主机处理器和在
主机处理器与存储器装置之间延伸的通信总线。
[0098]
在实例存储器装置10中，实例存储器装置1到9中的存储器装置中的任一个可修改为包含在实例存储器装置1到9中的另一个中呈现的任何结构。
[0099]
在实例存储器装置11中，实例存储器装置1到10中的存储器装置中的任一者可修改为包含在实例存储器装置1至10中的另一个中呈现的任何结构。
[0100]
在实例存储器装置12中，与实例存储器装置1到11中的存储器装置相关联的任何设备可进一步包含配置成将指令存储为物理状态的机器可读存储装置，其中所述指令可用以执行设备的一或多个操作。
[0101]
在实例存储器装置13中，实例存储器装置1到12中的存储器装置中的任一个可根据以下实例方法1到11中的方法中的任一个操作。
[0102]
实例存储器装置14可包括：存储器系统，其包括：多个存储器装置，其中存储器装置中的一或多个包含：数据线；存储器阵列，其具有存储器单元串，其中每个串形成在支柱中且耦合到形成在支柱中的晶体管，晶体管将串耦合到数据线中的一个数据线，晶体管具有沟道结构和栅极，沟道结构与栅极分离，晶体管结构化有接触插塞以耦合到数据线的沟道结构，其中插塞覆盖沟道结构，插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为数据线与沟道结构之间的分割式接触件；以及存储器控制器，其包含处理电路系统，所述处理电路系统包含一或多个处理器，存储器控制器配置成执行包括通过将擦除电压施加到晶体管的栅极来对存储器阵列的所选串执行擦除操作的操作，所述晶体管将所选串耦合到与所选串相关联的数据线。
[0103]
实例存储器装置15可包含实例存储器装置14的特征，且可包含相对于沟道结构的掺杂重度掺杂的插塞的一或多个导电区。
[0104]
实例存储器装置16可包含存储器装置15的特征和实例存储器装置14的特征，且可包含与栅极的顶部层级对准的一或多个导电区的重度掺杂导电区的末端。
[0105]
实例存储器装置17可包含存储器装置15的特征和实例存储器装置14和16的特征，且可包含在栅极的顶部层级上方的一或多个导电区的重度掺杂导电区的末端。
[0106]
实例存储器装置18可包含前述实例存储器装置14到17中的任一个的特征，且可包含数目为四的一或多个导电区。
[0107]
在实例存储器装置19中，实例存储器装置14到18中的存储器装置中的任一个可包含：并入到电子存储器设备中的存储器装置，所述电子存储器设备进一步包括主机处理器和在主机处理器与存储器装置之间延伸的通信总线。
[0108]
在实例存储器装置20中，实例存储器装置14到19中的存储器装置中的任一个可修改为包含在实例存储器装置14至19中的另一个中呈现的任何结构。
[0109]
在实例存储器装置21中，与实例存储器装置14到20中的存储器装置相关联的设备中的任一个可进一步包含配置成将指令存储为物理状态的机器可读存储装置，其中指令可用以执行设备的一或多个操作。
[0110]
在实例存储器装置22中，实例存储器装置14到21中的存储器装置中的任一个可根据以下实例方法1到11中的方法中的任一个操作。
[0111]
形成存储器装置的存储器阵列的实例方法1可包括：形成存储器单元串；形成将数据线耦合到存储器单元串的晶体管，包含形成具有沟道结构和栅极的晶体管，沟道结构与
栅极分离；形成插塞以将数据线耦合到沟道结构，其中插塞覆盖沟道结构，使得插塞具有接触沟道结构的一或多个导电区和接触沟道结构的一或多个非导电区，使得插塞为沟道结构的分割式接触件；以及形成耦合到插塞的数据线。
[0112]
形成存储器装置的存储器阵列的实例方法2可包含形成存储器装置的存储器阵列的实例方法1的特征，且可包含形成插塞以包含：在沟道结构上且接触沟道结构形成一或多个导电区的导电材料；在导电材料上形成掩模；从插塞的顶部到沟道结构去除导电材料的部分，在插塞中形成狭槽，其中插塞的导电材料不接触沟道结构；以及在沟道结构上且接触沟道结构的狭槽中形成非导电材料以形成插塞的一或多个非导电区。
[0113]
形成存储器装置的存储器阵列的实例方法3可包含形成存储器装置的存储器阵列的前述实例方法中的任一个的特征，且可包含选择用于一或多个导电区的第一掺杂剂和用于相对于一或多个导电区与沟道结构之间的接合点的沟道结构的第二掺杂剂，使得除由插塞提供的分割式接触件之外,第一掺杂剂和第二掺杂剂具有增强晶体管的操作中的带间隧穿特性的特性。
[0114]
形成存储器装置的存储器阵列的实例方法4可包含形成存储器装置的存储器阵列的前述实例方法中的任一个的特征，且可包含形成一或多个导电区以包含形成四个或四个以上导电区。
[0115]
形成存储器装置的存储器阵列的实例方法5可包含形成存储器装置的存储器阵列的前述实例方法中的任一个的特征，且可包含形成包围介电材料的核心的沟道结构，和形成由介电材料构成的一或多个非导电区。
[0116]
形成存储器装置的存储器阵列的实例方法6可包含形成存储器装置的存储器阵列的前述实例方法中的任一个的特征，且可包含形成具有第一掺杂剂的插塞的一或多个导电区，和形成具有第二掺杂剂的沟道结构，使得一或多个导电区相对于沟道结构的掺杂重度掺杂。
[0117]
形成存储器装置的存储器阵列的实例方法7可包含形成存储器装置的存储器阵列的实例方法6和形成存储器装置的存储器阵列的前述实例方法中的任一个的特征，且可包含形成一或多个导电区以包含形成具有与栅极的顶部层级对准或在栅极的顶部层级上方的第一掺杂剂的末端的一或多个导电区。
[0118]
在形成存储器装置的存储器阵列的实例方法8中，形成存储器装置的存储器阵列的实例方法1到7中的任一个可在电子存储器设备中执行，所述电子存储器设备进一步包括主机处理器和在主机处理器与存储器装置之间延伸的通信总线。
[0119]
在形成存储器装置的存储器阵列的实例方法9中，形成存储器装置的存储器阵列的实例方法1到8中的任一个可修改为包含形成存储器装置的存储器阵列的方法实例1到6中的任一其它一个中所阐述的操作。
[0120]
在形成存储器装置的存储器阵列的实例方法10中，形成存储器装置的存储器阵列的实例方法1到9中的任一个可至少部分地通过使用在一或多个机器可读储存装置中储存为物理状态的指令来实施。
[0121]
形成存储器装置的存储器阵列的实例方法11可包含形成存储器装置的存储器阵列的前述实例方法1到10中的任一个的特征并，且可包含执行与实例存储器装置1到22的任何特征相关联的功能。
[0122]
存储指令的实例机器可读存储装置1可包括用以执行与实例存储器装置1到13和存储器装置14到22的任何特征相关联的功能或执行与实例方法1到11的任何特征相关联的方法的指令，所述指令在由一或多个处理器执行时使机器执行操作。
[0123]
尽管本文中已说明且描述具体实施例，但本领域的一般技术人员将了解，预计实现相同目的的任何布置可取代所展示的具体实施例。各种实施例使用本文中所描述的实施例的排列和/或组合。以上描述意图为说明性，而非限制性的，且本文中采用的措词或术语是出于描述目的。此外，在前述具体实施方式中，可看到出于精简本公开的目的在单个实施例中将各种特征分组在一起。在研究以上描述之后，以上实施例和其它实施例的组合对于本领域的技术人员将是显而易见的。