静电放电电路及模拟器的制作方法

1.本技术一般涉及电子技术领域，具体涉及一种静电放电电路及模拟器。


背景技术：

2.随着半导体芯片的不断发展和工艺升级，其抗电能力越来越弱，使得电器设备系统级的静电防护尤为重要。当半导体芯片或者电器设备受到静电干扰时，很可能会导致功能短暂性缺失，甚至损坏，这不仅影响到设备的正常工作，还会缩减使用寿命。
3.对于手机等电子设备而言，目前很少有厂商进行静电放电模拟，主要原因是静电放电易受环境影响，并且可重复性较差。因此，电子设备的静电放电模拟是亟待解决的技术问题。


技术实现要素：

4.鉴于相关技术中的上述缺陷或不足，期望提供一种静电放电电路及模拟器，能够对电子设备进行静电放电模拟，同时测试精度高。
5.第一方面，本技术提供一种静电放电电路，所述静电放电电路包括：
6.输入电压接口；
7.所述输入电压接口的正极端依次串联第一开关、第一子电路、第一电阻、第二开关和第一电感的第一端，所述第一电感的第二端接地，所述第一子电路包括并联设置的支路、第一电容和第二电阻，所述支路包括依次串联的第二电容和第三电阻，其中所述第一开关和所述第二开关交替开闭；
8.所述输入电压接口的负极端连接第三电容的第一端和第二子电路的第一端，所述第三电容的第二端连接在所述第一开关与所述第一子电路之间，所述第二子电路的第二端接地，所述第二子电路包括并联设置的第二电感和第四电容。
9.可选地，在本技术一些实施例中，所述第一开关和所述第二开关为电压控制型开关。
10.可选地，在本技术一些实施例中，所述第一电感的第二端与接地点之间还设置有电流显示器。
11.可选地，在本技术一些实施例中，所述电流显示器包括电流表。
12.可选地，在本技术一些实施例中，所述第一子电路中第一电容的容值为1.98pf～2.02pf，第二电阻的阻值为326.7ω～333.3ω；
13.所述支路中第二电容的容值为9.9pf～10.1pf，第三电阻的阻值为99ω～101ω。
14.可选地，在本技术一些实施例中，所述第一电阻的阻值为108.9ω～111.1ω。
15.可选地，在本技术一些实施例中，所述第一电感的感值为113.85nh～116.15nh。
16.可选地，在本技术一些实施例中，所述第三电容的容值为148.5pf～151.5pf。
17.可选地，在本技术一些实施例中，所述第二子电路中第二电感的感值为3.465μh～3.535μh，第四电容的容值为11.88pf～12.12pf。
18.第二方面，本技术提供一种静电放电模拟器，所述静电放电模拟器包括如第一方面中任意一项所述的静电放电电路。
19.从以上技术方案可以看出，本技术实施例具有以下优点：
20.本技术实施例提供了一种静电放电电路及模拟器，该静电放电电路包括输入电压接口，该输入电压接口的正极端依次串联第一开关、第一子电路、第一电阻、第二开关和第一电感的第一端，第一电感的第二端接地，第一子电路包括并联设置的支路、第一电容和第二电阻，该支路包括依次串联的第二电容和第三电阻，其中第一开关和第二开关交替开闭，而该输入电压接口的负极端连接第三电容的第一端和第二子电路的第一端，第三电容的第二端连接在第一开关与第一子电路之间，第二子电路的第二端接地，其中第二子电路包括并联设置的第二电感和第四电容。本技术实施例通过该静电放电电路对电子设备进行静电放电测试，所得波形与标准波形相比更加契合，满足了误差要求，可靠性高。
附图说明
21.通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本技术的其它特征、目的和优点将会变得更明显：
22.图1为本技术实施例提供的一种静电放电电路的结构示意图；
23.图2为本技术实施例提供的另一种静电放电电路的结构示意图；
24.图3为本技术实施例提供的一种输入电压为4kv的静电放电波形结果示意图；
25.图4为本技术实施例提供的一种输入电压为8kv的静电放电波形结果示意图；
26.图5为本技术实施例提供的一种iec61000-4-2标准波形示意图；
27.图6为本技术实施例提供的一种静电放电模拟器的结构框图。
28.附图标记：
29.100-静电放电电路，101-输入电压接口，102-第一开关，103-第一子电路，1031-第一电容，1032-第二电阻，1033-第二电容，1034-第三电阻，104-第一电阻，105-第二开关，106-第一电感，107-第三电容，108-第二子电路，1081-第二电感，1082-第四电容，109-电流显示器。
具体实施方式
30.为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本技术保护的范围。
31.本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便描述的本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
32.此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或模块的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或模块，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它
步骤或模块。
33.为了便于理解和说明，下面通过图1至图6详细的阐述本技术实施例提供的静电放电电路及模拟器。
34.请参考图1，其为本技术实施例提供的一种静电放电电路的结构示意图。该静电放电电路100包括输入电压接口101，该输入电压接口101的正极端依次串联第一开关102、第一子电路103、第一电阻104、第二开关105和第一电感106的第一端，第一电感106的第二端接地。其中，第一子电路103可以包括并联设置的支路、第一电容1031和第二电阻1032，支路包括依次串联的第二电容1033和第三电阻1034。
35.而输入电压接口101的负极端连接第三电容107的第一端和第二子电路108的第一端，其中第三电容107的第二端连接在第一开关102与第一子电路103之间，第二子电路108的第二端接地，该第二子电路108可以包括并联设置的第二电感1081和第四电容1082。
36.需要说明的是，本技术实施例中第一开关102和第二开关105交替开闭。在第一开关102闭合，第二开关105断开的情况下，第三电容107处于充电状态，而在第一开关102断开，第二开关105闭合的情况下，此时第三电容107处于放电状态。可选地，该第一开关102和第二开关105为电压控制型开关，比如第一开关102的参数v
low
可以为0v、参数v
high
可以为3v、参数delay可以为0ns以及上升时间可以为0.1ns，第二开关105的参数v
low
可以为3v、参数v
high
可以为0v、参数delay可以为0ns以及上升时间可以为0.1ns。这样设置的好处在于静电放电电路100能够根据开关两端电压的变化，自动调整电路结构，避免人工参与，从而提高了处理效率。
37.下面对本技术实施例中各电子元件的可选参数进行说明。第一子电路103中第一电容1031的容值可以为1.98pf～2.02pf，比如优选2pf，第二电阻1032的阻值可以为326.7ω～333.3ω，比如优选330ω；支路中第二电容1033的容值可以为9.9pf～10.1pf，比如优选10pf，第三电阻1034的阻值可以为99ω～101ω，比如优选100ω。
38.第一电阻104的阻值可以为108.9ω～111.1ω，比如优选110ω。第一电感106的感值可以为113.85nh～116.15nh，比如优选115nh。第三电容107的容值可以为148.5pf～151.5pf，比如优选150pf。第二子电路108中第二电感1081的感值可以为3.465μh～3.535μh，比如优选3.5μh，第四电容1082的容值可以为11.88pf～12.12pf，比如优选12pf。
39.可选地，如图2所示，本技术实施例在第一电感106的第二端与接地点之间还设置有电流显示器109，由此能够对静电放电过程中的电流变化进行直观显示。例如，该电流显示器109可以为电流表。
40.实际使用时，将电子设备或者待测电路与输入电压接口101相连接，通过施加静电即可进行静电放电测试。波形结果分别如图3和图4所示，横坐标表示放电时间t(单位：纳秒)，纵坐标表示放电电流i(单位：安)。其中，图3对应输入电压为4kv的静电放电波形结果，图4对应输入电压为8kv的静电放电波形结果。在图3中，a1点的坐标为(0.826，15.1)，a2点的坐标为(30，7.8)，a3点的坐标为(60，3.81)；在图4中，b1点的坐标为(0.816，30.67)，b2点的坐标为(30，15.47)，b3点的坐标为(60，7.53)。相较于iec61000-4-2标准波形(如图5所示)和波形参数(如表1所示)，本技术实施例中图3和图4对应的波形结果与其更加契合，满足了误差要求，可靠性高。
41.表1波形参数
42.参数iec标准值上升时间0.7ns～1ns峰值电流3.75a/kv
±
10％30ns时的放电电流2a/kv
±
30％60ns时的放电电流1a/kv
±
30％
43.需要说明的是，本技术实施例中静电放电电路100可以用于仿真测试，比如在电路原理图设计阶段就能进行静电放电模拟，避免投板之后出现故障，从而提高了设计效率和准确性，节省了生产成本，同时也可以用于真实产品的静电放电测试。
44.本技术实施例提供了一种静电放电电路，具体包括输入电压接口，该输入电压接口的正极端依次串联第一开关、第一子电路、第一电阻、第二开关和第一电感的第一端，第一电感的第二端接地，第一子电路包括并联设置的支路、第一电容和第二电阻，该支路包括依次串联的第二电容和第三电阻，其中第一开关和第二开关交替开闭，而该输入电压接口的负极端连接第三电容的第一端和第二子电路的第一端，第三电容的第二端连接在第一开关与第一子电路之间，第二子电路的第二端接地，其中第二子电路包括并联设置的第二电感和第四电容。本技术实施例通过该静电放电电路对电子设备进行静电放电测试，所得波形与标准波形相比更加契合，满足了误差要求，可靠性高。
45.基于前述实施例，本技术实施例提供一种静电放电模拟器。请参考图6，该静电放电模拟器200包括图1～5对应实施例的静电放电电路100，由此能够方便地对电子设备等真实产品进行静电放电测试。
46.需要说明的是，以上实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围。