硅通孔的测试结构及测试方法与流程

1.本技术涉及半导体测试领域，尤其涉及一种硅通孔的测试结构及测试方法。


背景技术：

2.随着半导体器件驱动强度的增大，器件具有更高的电流密度和更大的电流瞬变，导致芯片对电源电压的波动越来越敏感，电路需要通过去耦电容器降低pdn阻抗，通过去耦或旁路电路以抑制噪声，因此必须控制寄生电阻和电感，去耦电容必须靠近所述电路，故需要在应用垂直互连硅通孔(tsv)转接板的封装结构(2.5d interposer)中，集成较多数量的沟槽电容(dtc)和tsv。
3.由于tsv本身占据的面积较大，且有应力影响区，亟待进一步小型化提高集成度。在tsv的制作过程中，具有很多潜在的工艺问题，例如在干法刻蚀(dry etch)、灰化工艺(asher)、等离子体增强化学气相沉积法(pecvd)等制程中都有大量的等离子电荷，该等离子电荷在tsv中的隔离层中积累，严重时会形成隧穿电流，使隔离层损伤。此外tsv填充制备过程中还存在金属扩散问题，这些均无法用传统的测试结构进行检测。


技术实现要素：

4.本技术要解决的技术问题是提供一种硅通孔的测试结构，可以监测tsv制备中对沟槽电容的介电层产生的工艺影响，通过测试衬底和tsv间的电阻、电容和漏电流大小，来推算tsv隔离层的电性厚度及隔绝能力等性能，有助于制程出现问题时的辅助失效分析。
5.为解决上述技术问题，本技术提供了一种硅通孔的测试结构，包括：半导体衬底；至少一种参考测试单元，位于所述半导体衬底中，用于输出测试数据，包括参考测试沟槽电容组以及硅通孔结构，其中所述参考测试沟槽电容组环绕所述硅通孔结构分布；基准测试单元，位于所述半导体衬底中，用于输出基准数据，包括基准测试沟槽电容组，所述基准测试沟槽电容组与所述参考测试沟槽电容组的结构相同。
6.在本技术实施例中，所述参考测试沟槽电容组和所述基准测试沟槽电容组均包括：内沟槽测试电容组，包括若干环绕分布的内沟槽测试电容；外沟槽测试电容组，包括若干围绕所述内沟槽测试电容组分布的外沟槽测试电容。
7.在本技术实施例中，相邻所述内沟槽测试电容之间连接或不连接。
8.在本技术实施例中，相邻所述外沟槽测试电容之间不连接。
9.在本技术实施例中，所述内沟槽测试电容和所述外沟槽测试电容对应设置且平行分布。
10.在本技术实施例中，所述内沟槽测试电容包括：内沟槽，位于所述半导体衬底中；第一内极板，位于所述内沟槽的底部和侧壁上，以及部分所述半导体衬底上；内介电层，位于所述第一内极板表面，且露出所述半导体衬底上的部分所述第一内极板；第二内极板，位于所述内介电层表面，且填满所述内沟槽；各所述内沟槽测试电容的第二内极板并联。
11.在本技术实施例中，所述的硅通孔的测试结构还包括第一测量盘，各所述内沟槽
测试电容的第二内极板并联且连接至所述第一测量盘。
12.在本技术实施例中，所述外沟槽测试电容包括：外沟槽，位于所述半导体衬底中；第一外极板，位于所述外沟槽的底部和侧壁上，以及部分所述半导体衬底上；外介电层，位于所述第一外极板表面，且露出所述半导体衬底上的部分所述第一外极板；第二外极板，位于所述外介电层表面，且填满所述外沟槽；各所述外沟槽测试电容的第二外极板并联。
13.所述第一内极板、所述第一外极板与所述半导体衬底并联，且连接至第三测量盘。
14.在本技术实施例中，所述硅通孔结构包括：至少一个硅通孔，所述硅通孔位于所述半导体衬底中；隔离层，位于所述硅通孔的底部和侧壁表面，且高于所述半导体衬底的表面；导电层，位于所述隔离层表面且填满所述硅通孔；各所述硅通孔结构的导电层并联。
15.在本技术实施例中，各所述硅通孔结构的导电层并联连接至第四测量盘。
16.在本技术实施例中，所述的硅通孔的测试结构包括第一参考测试单元和第二参考测试单元，且所述第一参考测试单元和第二参考测试单元的硅通孔数量不同。
17.本技术技术方案还提供一种硅通孔的测试方法，采用上述的硅通孔的测试结构，包括：获得所述参考测试单元输出的测试数据以及所述基准测试单元输出的基准数据；比较所述测试数据和基准数据，获得所述测试数据的偏差范围；基于所述偏差范围，进行介电层和硅通孔的失效分析。
18.在本技术实施例中，所述测试数据和所述基准数据为电容值、电容的漏电、电阻或电流值中的一种。
19.本技术技术方案提供了一种新的硅通孔的测试结构及测试方法，其可以检测tsv制作过程对沟槽电容(dtc)的介电层产生的影响以及推算tsv隔离层的电性厚度及隔绝能力，有助于制程出现问题时的辅助失效分析，且所述硅通孔的测试结构具有较高的灵敏度，其测试结果具有较高的准确性。
附图说明
20.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
21.图1为本技术实施例的第一参考测试单元(不闭环结构)的结构示意图；
22.图2为本技术实施例的第一参考测试单元(闭环结构)的结构示意图；
23.图3为本技术实施例的第二参考测试单元(不闭环结构)的结构示意图；
24.图4为本技术实施例的第二参考测试单元(闭环结构)的结构示意图；
25.图5为沿着图2的虚线l剖开后的剖视图；
26.图6为本技术实施例的基准测试单元的(不闭环结构)的结构示意图；
27.图7为本技术实施例的基准测试单元的(闭环结构)的结构示意图。
具体实施方式
28.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改
是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
29.为了监测硅通孔制作过程中存在的问题，本技术实施例提供一种硅通孔的测试结构，所述硅通孔测试结构包括半导体衬底、至少一种参考测试单元及基准测试单元。
30.参考图1，所述参考测试单元位于所述半导体衬底100中，用于输出测试数据，所述测试数据可以是电容值、电容的漏电、电阻或击穿电压中的至少一种。所述参考测试单元包括参考测试沟槽电容组200和硅通孔结构300，所述参考测试沟槽电容组200环绕所述硅通孔结构300分布。
31.所述参考测试沟槽电容组200包括内沟槽测试电容组210和外沟槽测试电容组220，其中所述内沟槽测试电容组210包括若干环绕分布的内沟槽测试电容211所述内沟槽测试电容211环绕所述硅通孔结构300。在采用干法刻蚀形成硅通孔结构时，会产生大量等离子体并扩散出来，以及在进行金属填充工艺时，存在金属扩散问题，由于这些原因产生的电荷会进入所述内沟槽测试电容211，从而改变所述内沟槽测试电容211的电容值，进而引起所述参考测试沟槽电容组200处的电容值发生变化，通过测试得到所述参考测试沟槽电容组200的电容值并进行分析，便可获得所述硅通孔结构300的漏电流情况或者硅通孔结构300的隔离层的电性厚度及隔绝能力。所述内沟槽测试电容211的数量根据实际情况确定，在本技术实施例中，采用四个内沟槽测试电容211围绕形成内沟槽测试电容组210。相邻所述内沟槽测试电容211之间不连接，使所述内沟槽测试电容组210呈不闭环结构，所述不闭环结构可以检测到绝大多数泄露的电荷。
32.由于相邻所述内沟槽测试电容211之间不连接，因此相邻所述内沟槽测试电容211之间为半导体衬底100，而所述半导体衬底100为低电位，因此电荷移动至相邻所述内沟槽测试电容211之间时，优先被所述半导体衬底100导走，因此这部分被导走的电荷便无法被所述内沟槽测试电容211检测，影响检测结果的准确性。
33.请参考图2，为了提高测试结构的灵敏度及测试结构的准确性，可以将所述不闭环结构改进成闭环结构，也即相邻所述内沟槽测试电容211之间相互连接。由于所述内沟槽测试电容211无缝隙地环绕在所述硅通孔结构300周围，因此所述硅通孔结构300在各个方向泄露的电荷都能够被外围的内沟槽测试电容211检测到。
34.结合图1和图2，为了进一步提高测试结构的灵敏度及测试结构的准确性，还可以在所述内沟槽测试电容组210外围形成所述外沟槽测试电容组220，所述外沟槽测试电容组220包括若干围绕所述内沟槽测试电容组210分布的外沟槽测试电容221，若泄露的电荷没有进入内沟槽测试电容组210，还可以进入到所述外沟槽测试电容组220。由于所述内沟槽测试电容组210可以采用闭环结构，因此对于所述外沟槽测试电容组220而言，相邻所述外沟槽测试电容221之间是否连接对检测结果的准确性影响不大，故可以使相邻所述外沟槽测试电容221之间不连接。
35.所述内沟槽测试电容211和所述外沟槽测试电容221对应设置且平行分布，也就是说，所述沟槽测试电容211和所述外沟槽测试电容221为成对设置，且每对所述沟槽测试电容211和所述外沟槽测试电容221相互平行，如此排版可以使工艺制程更容易实现，且最有利于提高集成度。
36.所述参考测试单元的硅通孔结构300可以包括至少一个硅通孔，例如所述硅通孔的数量可以为两个、四个、七个等等。所述硅通孔结构300中硅通孔的数量根据实际情况确定。
37.本技术实施例的硅通孔的测试结构除了可以包括前述的参考测试单元之外，还可以包括另一种参考测试单元。为方便起见，将前述的参考测试单元称为第一参考测试单元，另一种参考测试单元称为第二参考测试单元。
38.参考图3和图4，所述第二参考测试单元与所述第一参考测试单元主要结构相同，包括参考测试沟槽电容组200及硅通孔结构300，所述参考测试沟槽电容组200包括内沟槽测试电容组210和外沟槽测试电容组220，所述内沟槽测试电容组210包括若干环绕分布的内沟槽测试电容211，所述外沟槽测试电容组220包括若干围绕所述内沟槽测试电容组210分布的外沟槽测试电容221。与所述第一参考测试单元类似，所述第二参考测试单元的相邻所述内沟槽测试电容211之间连接或不连接，使所述内沟槽测试电容组210呈闭环或不闭环结构，相邻所述外沟槽测试电容之间不连接。所述第二参考测试单元的硅通孔数量为至少一个，例如所述硅通孔的数量为两个、四个、七个等等。所述第一参考测试单元和所述第二参考测试单元的不同之处在于所述硅通孔结构300的硅通孔数量，所述第二参考测试单元的硅通孔数量可以超过所述第一参考测试单元的硅通孔数量，也可以少于所述第一参考测试单元的硅通孔数量，只要保证所述第一参考测试单元和所述第二参考测试单元的硅通孔数量不同即可，这样可以提高硅通孔的测试结构的普适性。当然，在其他实施例中，所述硅通孔的测试结构还可以包括第三参考测试单元，所述第三参考测试单元的硅通孔数量为两个，其他结构与所述第二参考测试单元、所述第一参考测试单元的结构类似。在本技术实施例中，所述硅通孔的测试结构包括硅通孔数量为四个的第一参考测试单元以及硅通孔数量为七个的第二参考测试单元。
39.以下介绍所述参考测试单元的内沟槽测试电容211、外沟槽测试电容221及硅通孔的具体结构，沿着图2的虚线l剖开，得到如图5所示的剖视图。
40.参考图5，所述内沟槽测试电容211主要包括内沟槽211a、第一内极板211b、内介电层211c以及第二内极板211d。其中所述内沟槽211a位于所述半导体衬底100中，所述内沟槽211a可以通过常规的刻蚀工艺形成，所述内沟槽211a的深度可以小于硅通孔310的深度，二者的具体深度根据实际情况确定。
41.此外，所述内沟槽测试电容211还可以包括第一内介电层211e和第二内介电层211f，所述第一内介电层211e位于所述内沟槽211a的底部表面和侧壁表面以及部分所述半导体衬底100的表面，所述第二内介电层211f位于所述第一内介电层211e的表面。所述第一内介电层211e和第二内介电层211f用于隔离所述第一内极板211b和半导体衬底100，防止所述第一内极板211b中的金属扩散。所述第一内介电层211e的材料可以包括氧化硅，所述第二内介电层211f的材料可以包括氮化硅。所述第一内介电层211e和第二内介电层211f的形成工艺可以是常规的沉积工艺，例如物理气相沉积、化学气相沉积、原子层沉积等。
42.所述第一内极板211b位于所述内沟槽211a的底部和侧壁上以及部分所述半导体衬底100上，具体地，所述第一内极板211b位于所述第二内介电层211f的表面。所述第一内极板211b的材料可以包括金属，例如铜、钨等，所述第一内极板211b的厚度根据实际情况确定，形成所述第一内极板211b的工艺可以是物理气相沉积、化学气相沉积、原子层沉积等常
规的沉积工艺。
43.所述内介电层211c位于所述第一内极板211b表面，且露出所述半导体衬底100上的部分第一内极板211b，所述内介电层211c能够隔离所述第一内极板211b和第二内极板211d。所述内介电层211c的厚度根据具体工艺需求确定，形成所述内介电层211c的工艺可以是物理气相沉积、化学气相沉积、原子层沉积等。
44.所述第二内极板211d位于所述内介电层211c表面，且填满所述内沟槽211a，所述第二内极板211d的材料可以和所述第一内极板211b的材料相同，所述第二内极板211d的厚度根据实际情况确定，在此不作特殊限定。所述第二内极板211d的形成工艺可以参考第一内极板211b。各所述内沟槽测试电容211的第二内极板211d并联，且连接至第一测量盘410，可以在所述第一测量盘410处进行测试，获得所述内沟槽测试电容组210的相关测试数据。
45.继续参考图5，所述外沟槽测试电容221包括外沟槽221a、第一外极板221b、外介电层221c及第二外极板221d，所述外沟槽测试电容221还可以包括第一外介电层221e和第二外介电层221f。所述外沟槽221a可以通过常规的刻蚀工艺形成，所述外沟槽221a的深度可以和所述内沟槽211a的深度相同或不相同，具体根据实际情况确定。所述第一外介电层221e位于所述外沟槽221a的底部表面和侧壁表面以及部分所述半导体衬底100表面，所述第二外介电层221f位于所述第一外介电层221e的表面，所述第一外介电层221e和第二外介电层221f的形成工艺可以参照所述第一内介电层211e和第二内介电层211f。所述第一外介电层221e的材料可以包括氧化硅，所述第二外介电层221f的材料可以包括氮化硅。所述第一外介电层221e和第二外介电层221f能够防止所述第一外极板221b中的金属扩散。
46.所述第一外极板221b位于所述外沟槽221a的底部和侧壁上以及部分所述半导体衬底100上，具体地，所述第一外极板221b可以位于所述第二外介电层221f的表面。所述第一外极板221b的材料可以包括金属，所述金属例如为铜、钨等，所述第一外极板221b的形成工艺可以参照所述第一内极板211b。
47.所述外介电层221c位于所述第一外极板221b的表面，且露出所述半导体衬底100上的部分所述第一外极板221b，所述外介电层221c用于隔离所述第一外极板221b和所述第二外极板221d。所述外介电层221c的厚度根据实际工艺的需求确定，且所述外介电层221c的形成工艺可参照所述内介电层211c。
48.所述第二外极板221d位于所述外介电层221c的表面，且填满所述外沟槽221a，所述第二外极板221d的厚度可以根据实际工艺确定，其形成工艺可参照所述第一外极板221b。各所述外沟槽测试电容221的第二外极板并联且连接至第二测量盘420，可以通过测试所述第二测量盘420，获得所述外沟槽测试电容组220的相关测试数据。
49.在本技术实施例中，所述第一内极板211b、所述第一外极板221b与所述半导体衬底100并联，且连接至第三测量盘430，所述第三测量盘430为测试公共端。
50.参考图5，所述硅通孔结构300包括至少一个硅通孔310，所述硅通孔310位于所述半导体衬底100中。由于实际制作工艺是，先制作沟槽电容，后制作tsv，因此在制作tsv时，tsv所在位置的半导体衬底表面还具有其他膜层(未示出)，因此还有部分硅通孔310结构位于所述半导体衬底100表面的其他膜层中，所述硅通孔可以通过刻蚀工艺形成。所述硅通孔310的底部和侧壁表面形成有隔离层320，所述隔离层320可以是叠层结构，例如所述隔离层320可以包括位于所述硅通孔310的底部和侧壁表面的氧化硅层321以及位于所述氧化硅层
321表面的氮化硅层322，所述氧化硅层321和所述氮化硅层322可以通过物理气相沉积、化学气相沉积工艺形成。由于硅通孔310的部分结构位于所述半导体衬底100表面的其他膜层中，因此所述隔离层320高于所述半导体衬底的表面。所述硅通孔结构300还包括导电层330，所述导电层330位于所述隔离层320表面且填满所述硅通孔310，所述导电层330可以通过物理气相沉积、化学气相沉积、电镀等工艺形成。各所述硅通孔结构的导电层330并联，且连接至第四测量盘440。
51.在所述硅通孔结构300的制作过程中，例如在干法刻蚀、灰化工艺、等离子体增强化学气相沉积等工艺中，会有产生大量的等离子电荷，部分等离子电荷会在所述隔离层320中积累，严重时会形成隧穿电流，使所述隔离层320损伤。本技术实施例的测试结构可以检测硅通孔结构300的制作过程对所述隔离层320的影响，还可以通过测试所述半导体衬底100和所述硅通孔310间的电阻、电容和漏电流大小，来推算所述隔离层320的电性厚度及隔绝能力。
52.参考图6和图7，本技术实施例的硅通孔的测试结构还包括基准测试单元，所述基准测试单元用于输出基准数据，所述基准数据可以包括电容值、电容的漏电、电阻或电流值中的一种。
53.所述基准测试单元位于所述半导体衬底100中，包括基准测试沟槽电容组500，所述基准测试沟槽电容组500与所述参考测试沟槽电容组200的结构相同。所述基准测试沟槽电容组500包括内沟槽测试电容组210和外沟槽测试电容组220，所述内沟槽测试电容组210包括若干环绕分布的内沟槽测试电容211，所述外沟槽测试电容组220包括若干围绕所述内沟槽测试电容组210分布的外沟槽测试电容221。所述基准测试单元中相邻所述内沟槽测试电容211之间以及相邻所述外沟槽测试电容221之间的连接状态与所述参考测试单元中相邻所述内沟槽测试电容211之间以及相邻所述外沟槽测试电容221之间的连接状态相同。
54.相应的，本技术实施例还提供一种硅通孔的测试方法，采用上述硅通孔的测试结构，主要包括：
55.步骤s1：获得所述参考测试单元输出的测试数据以及所述基准测试单元输出的基准数据；
56.步骤s2：比较所述测试数据和基准数据，获得所述测试数据的偏差范围；
57.步骤s3：基于所述偏差范围，进行介电层和硅通孔的失效分析。
58.在一些实施例中，通过测试基准测试单元和参考测试单元的内外两组沟槽检测电容的电容值和电容的漏电并进行比较，以监测tsv制备中对沟槽电容的介电层产生的工艺影响。
59.在另一些实施例中，通过测试衬底和tsv间的电阻、电容和漏电流大小，来推算tsv隔离层的电性厚度及隔绝能力，有助于制程中出现问题时进行失效分析。
60.综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
61.应当理解，本实施例使用的术语
″
和/或
″
包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作
″
连接
″
或
″
耦接
″
至另一个元件时，其可以
直接地连接或耦接至另一个元件，或者也可以存在中间元件。
62.类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件
″
上
″
时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语
″
直接地
″
表示没有中间元件。还应当理解，术语
″
包含
″
、
″
包含着
″
、
″
包括
″
或者
″
包括着
″
，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
63.还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
64.此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。