一种半导体器件及其制备方法与流程

1.本发明涉及半导体制造领域，尤其涉及一种半导体器件及其制备方法。


背景技术：

2.电容在集成电路中具有广泛的作用，如可以起到耦合、滤波以及补偿等作用，pps电容是集成电路中常用的器件，广泛应用与频率调制和防止模拟电路发射噪声的器件中。
3.pps电容器为两层多晶硅极板与衬底构成的三层极板的电容结构，在半导体器件需要较大电容的情况下，通常通过增加pps电容器各极板之间的有效接触面积来增加电容，但增加极板之间的有效接触面积会显著增大器件的尺寸，制约集成电路的小型化。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制备方法，解决pps电容器的电容和尺寸无法兼顾的问题。
5.为了达到上述目的，本发明提供了一种半导体器件，包括：
6.衬底、堆叠层及钝化层，所述堆叠层覆盖部分所述衬底，所述钝化层覆盖所述堆叠层及剩余的所述衬底，所述堆叠层包括依次堆叠于所述衬底上的第一介电层、第一极板、第二介电层、第二极板、第三介电层、第三极板、第四介电层及第四极板；
7.其中，所述衬底、所述第一介电层及所述第一极板构成第一电容，所述第一极板、所述第二介电层及所述第二极板构成第二电容，所述第二极板、所述第三介电层及所述第三极板构成第三电容，所述第三极板、所述第四介电层及所述第四极板构成第四电容。
8.可选的，所述衬底包括存储区和电容区，所述堆叠层位于所述电容区，所述存储区设置有栅极结构，所述栅极结构包括两个对称设置的栅极叠层及位于两个所述栅极叠层之间的源线层，所述栅极叠层包括依次堆叠在所述衬底上的遂穿氧化层、浮栅层、栅极介质层及控制栅层；
9.其中，所述第一极板与所述浮栅层为同一膜层的不同部分，所述第二介电层与所述栅极介质层为同一膜层的不同部分，所述第二极板包括第一部分及覆盖所述第一部分的第二部分，所述第一部分与所述控制栅层为同一膜层的不同部分，所述第二部分与所述源线层为同一膜层的不同部分。
10.可选的，所述第一介电层及所述第一极板依次堆叠后覆盖部分所述衬底，所述第二介电层及所述第二极板依次堆叠后覆盖所述第一极板，所述第三介电层及所述第三极板依次堆叠后覆盖部分所述第二极板，所述第四介电层及所述第四极板依次堆叠后覆盖部分所述第三极板；
11.所述半导体器件还包括金属布线层，位于所述钝化层上，且通过电连接件与所述衬底、所述第二极板、所述第三极板及所述第四极板电性连接，并将所述第一电容和所述第二电容串联后与所述第三电容及所述第四电容并联。
12.可选的，对所述衬底、所述第二极板、所述第三极板及所述第四极板分别施加第一
电压、第二电压、第三电压及第四电压，所述第二电压大于所述第一电压及所述第三电压，所述第四电压大于所述第三电压。
13.可选的，所述第一介电层及所述第一极板依次堆叠后覆盖部分所述衬底，所述第二介电层及所述第二极板依次堆叠后覆盖部分所述第一极板，所述第三介电层及所述第三极板依次堆叠后覆盖部分所述第二极板，所述第四介电层及所述第四极板依次堆叠后覆盖部分所述第三极板；
14.所述半导体器件还包括金属布线层，位于所述钝化层上，且通过电连接件与所述衬底、所述第一极板、所述第二极板、所述第三极板及所述第四极板电性连接，并将所述第一电容、所述第二电容所述第三电容和所述第四电容并联。
15.可选的，对所述衬底、所述第一极板、所述第二极板、所述第三极板及所述第四极板分别施加第一电压、第五电压、第二电压、第三电压及第四电压，所述第五电压大于所述第一电压及第二电压，所述第三电压大于所述第四电压及第二电压。
16.基于同一发明构思，本发明还提供一种半导体器件的制备方法，包括：
17.提供衬底，在所述衬底上形成堆叠层及钝化层，所述堆叠层覆盖部分所述衬底，所述钝化层覆盖所述堆叠层及剩余的所述衬底，所述堆叠层包括依次堆叠在所述衬底上的第一介电层、第一极板、第二介电层、第二极板、第三介电层、第三极板、第四介电层及第四极板；
18.其中，所述衬底、所述第一介电层及所述第一极板构成第一电容，所述第一极板、所述第一介电层及所述第二极板构成第二电容，所述第二极板、所述第三介电层及所述第三极板构成第三电容，所述第三极板、所述第四介电层及所述第四极板构成第四电容。
19.可选的，所述电容区上形成有堆叠层，所述存储区上形成有栅极结构，形成所述堆叠层及所述栅极结构的步骤包括：
20.在所述衬底上依次形成堆叠的第一介质层、第一多晶硅层、第二介质层和第二多晶硅层；
21.刻蚀除去所述存储区上的部分所述第二多晶硅层、所述第二介质层、所述第一多晶硅层及所述第一介质层，所述存储区上剩余的所述第一介质层、所述第一多晶硅层、所述第二介质层和所述第二多晶硅层构成两个对称设置的栅极叠层，每个所述栅极叠层中的所述第一介质层、所述第一多晶硅层、所述第二介质层和所述第二多晶硅层分别构成遂穿氧化层、浮栅层、栅极介质层及控制栅层；
22.在所述衬底上形成第三多晶硅层，所述第三多晶硅层覆盖所述电容区上的所述第二多晶硅层，且充满两个所述栅极叠层之间的区域，两个所述栅极叠层之间的所述第三多晶硅层构成源线层，两个所述栅极叠层及所述源线层构成所述栅极结构；
23.除去所述存储区上所述栅极结构外的所述第三多晶硅层。
24.可选的，除去所述存储区上所述栅极结构外的所述第三多晶硅层之后，形成所述堆叠层的步骤还包括：
25.刻蚀除去所述电容区上的部分所述第三多晶硅层、所述第二多晶硅层、所述第二介质层、所述第一多晶硅层及所述第一介质层，所述电容区上剩余的所述第一介质层、所述第一多晶硅层、所述第二介质层、所述第二多晶硅层及所述第三多晶硅层依次堆叠后覆盖部分所述衬底，并分别构成所述第一介电层、所述第一极板、所述第二介电层、所述第二极
板的第一部分及所述第二极板的第二部分；
26.在所述电容区上依次形成第三介质层及第四多晶硅层，所述第三介质层与所述第四多晶硅层依次覆盖所述第二极板及剩余的所述衬底，刻蚀除去部分所述第四多晶硅层及所述第三介质层，剩余的所述第三介质层及所述第四多晶硅层堆叠后覆盖部分所述第二极板，以分别构成所述第三介电层及所述第三极板；
27.在所述电容区上依次形成第四介质层及第五多晶硅层，所述第四介质层与所述第五多晶硅层依次覆盖所述第三极板、剩余的所述第二极板及所述衬底，刻蚀除去部分所述第五多晶硅层及所述第四介质层，剩余的所述第四介质层及所述第五多晶硅层依次堆叠后覆盖部分所述第三极板，以分别构成所述第四介电层及所述第四极板。
28.可选的，形成栅极结构及所述堆叠层之后，还包括：
29.在所述衬底上形成所述介质层，所述介质层覆盖所述栅极结构及所述堆叠层；
30.在所述介质层上形成金属布线层，所述金属布线层通过所述介质层内的电连接件与所述衬底、所述第二极板、所述第三极板及所述第四极板电性连接，并将所述第一电容及所述第二电容与串联后的所述第三电容和所述第四电容并联。
31.可选的，除去所述存储区上所述栅极结构外的所述第三多晶硅层之后，形成所述堆叠层的步骤还包括：
32.刻蚀除去所述电容区上的部分所述第三多晶硅层、所述第二多晶硅层、所述第二介质层、所述第一多晶硅层及所述第一介质层，所述电容区上剩余的所述第一介质层及所述第一多晶硅层依次堆叠后覆盖部分所述衬底，以构成所述第一介电层及所述第一极板，剩余的所述第二介质层、所述第二多晶硅层及所述第三多晶硅层依次堆叠后覆盖部分所述第一极板，以分别构成所述第二介电层、所述第二极板的第一部分及所述第二极板的第二部分；
33.在所述电容区上依次形成第三介质层及第四多晶硅层，所述第三介质层与所述第四多晶硅层覆盖所述第二极板及剩余的所述衬底，刻蚀除去部分所述第四多晶硅层及所述第三介质层，剩余的所述第三介质层及所述第四多晶硅层堆叠后覆盖部分所述第二极板，以分构成所述第三介电层及所述第三极板；
34.在所述电容区上依次形成第四介质层及第五多晶硅层，所述第四介质层与所述第五多晶硅层依次覆盖所述第三极板、剩余的所述第二极板及所述衬底，刻蚀除去部分所述第五多晶硅层及所述第四介质层，剩余的所述第四介质层及所述第五多晶硅层依次堆叠后覆盖部分所述第三极板，以分别构成所述第四介电层及所述第四极板。
35.可选的，形成栅极结构及所述堆叠层之后还包括：
36.在所述衬底上形成所述钝化层，所述钝化层覆盖所述栅极结构及所述堆叠层；
37.在所述钝化层上形成金属布线层，所述金属布线层通过所述钝化层内的电连接件与所述衬底、所述第一极板、所述第二极板、所述第三极板及所述第四极板电性连接，并将所述第一电容、所述第二电容所述第三电容和所述第四电容并联。
38.本发明了提供一种半导体器件及其制备方法，包括：衬底、堆叠层及钝化层，所述堆叠层覆盖部分所述衬底，所述钝化层覆盖所述堆叠层及剩余的所述衬底，所述堆叠层包括依次堆叠于所述衬底上的第一介电层、第一极板、第二介电层、第二极板、第三介电层、第三极板、第四介电层及第四极板；其中，所述衬底、所述第一介电层及所述第一极板构成第
一电容，所述第一极板、所述第二介电层及所述第二极板构成第二电容，所述第二极板、所述第三介电层及所述第三极板构成第三电容，所述第三极板、所述第四介电层及所述第四极板构成第四电容。本发明中的半导体器件中具有四个电容，通过增加电容的个数，并改变各电容之间的串并联关系，在不改变器件面积的情况下增加器件的电容值。
附图说明
39.图1为一种pps电容器的结构示意图；
40.图2为本发明实施例一提供的一种半导体器件的制备方法的流程图；
41.图3～10为本发明实施例一提供的一种半导体器件的制备方法的相应步骤对应的结构示意图；
42.图11为图10所示半导体器件的电路图；
43.图12～15为本发明实施例二提供的一种半导体器件制备方法的相应步骤对应的结构示意图；
44.图16为图15所示半导体器件的电路图；
45.其中，附图说明为：
46.a-电容区；b-存储区；
47.40、100-衬底；101-第一介质层；102-第一多晶硅层；103-第二介质层；104-第二多晶硅层；105-第三多晶硅层；106-第三介质层；107-第四多晶硅层；108-第四介质层；109-第五多晶硅层；
48.21-遂穿氧化层；22-浮栅层；23-栅极介质层；24-控制栅层；25-源线层；
49.41、301-第一介电层；42、302-第一极板；43、303-第二介电层；304-第一部分；305-第二部分；44、306-第二极板；307-第三介电层；308-第三极板；309-第四介电层；310-第四极板；45、311-钝化层；46、312-电连接件；47、313-金属布线层。
具体实施方式
50.图1为一种pps电容器的结构示意图，如图1所示，所述pps电容器包括：衬底40、堆叠层、钝化层45及金属布线层47，所述堆叠层覆盖部分所述衬底40，所述钝化层45覆盖所述堆叠层及剩余的所述衬底40。
51.具体的，所述堆叠层包括第一介电层41、第一极板42、第二介电层43及第二极板44，所述第一介电层41及所述第一极板42依次堆叠后覆盖部分所述衬底40，所述第二介电层43及所述第二极板44依次堆叠后覆盖部分所述第一极板42；所述第一极板42、所述第一介电层41及所述衬底40构成第一电容；所述第二极板44、所述第二介电层43及所述第一极板42构成第二电容。所述金属布线层47位于所述钝化层45上，所述金属布线层47通过相应的电连接件46与所述衬底40、所述第一极板42及所述第二极板44电性连接，以将所述第一电容与所述第二电容并联，此时所述pps电容器的电容值为所述第一电容和所述第二电容的电容值之和。
52.所述pps电容器的电容值由所述第一介电层41及所述第二介电层43的介电常数及各极板之间的有效接触面积决定，在所述第一介电层41及所述第二介电层43材料不变的情况下，若通过增加所述pps电容器所述衬底40与所述第一极板42或所述第一极板42与所述
第二极板44之间的接触面积来增加电容，会导致器件尺寸的增加，不利于集成电路的小型化。
53.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
54.在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些文本未描述的其它步骤可被添加到该方法。
55.实施例一
56.图10为本实施例提供的半导体器件的结构示意图，如图10所示，本实施例提供一种半导体器件，包括：衬底100、堆叠层及钝化层311，所述堆叠层覆盖部分所述衬底100，所述钝化层311覆盖所述堆叠层及剩余的所述衬底100。
57.具体的，所述堆叠层包括依次堆叠于所述衬底100上的第一介电层301、第一极板302、第二介电层303、第二极板306、第三介电层307、第三极板308、第四介电层309及第四极板310，其中，所述第一介电层301及所述第一极板302依次堆叠后覆盖部分所述衬底100，所述衬底100、所述第一介电层301及所述第一极板302构成第一电容，所述第一电容的电容值为c1；所述第二介电层303与所述第二极板306依次堆叠后覆盖所述第一极板302，所述第一极板302、所述第二介电层303及所述第二极板306构成第二电容，所述第二电容的电容值为c2；所述第三介电层307与所述第三极板308依次堆叠后覆盖部分所述第二极板306，所述第三极板308、所述第三介电层307及所述第二极板306构成第三电容，所述第三电容的电容值为c3；所述第四介电层309与所述第四极板310依次堆叠后覆盖部分所述第三极板308，所述第四极板310、所述第四介电层309及所述第三极板308构成第四电容，所述第四电容的电容值为c4。
58.此外，所述衬底100具有存储区b和电容区a，所述堆叠层位于所述电容区a，所述存储区b上设置有栅极结构，所述栅极结构包括两个对称设置的栅极叠层以及位于两个所述栅极叠层之间的源线层25，所述栅极叠层包括依次堆叠在所述衬底100上的遂穿氧化层21、浮栅层22、栅极介质层23及控制栅层24。其中，所述第一介电层301与所述遂穿氧化层21为同一膜层的不同部分，所述第一极板302与所述浮栅层22为同一膜层的不同部分，所述第二介电层303与所述栅极介质层23为同一膜层的不同部分，所述第二极板306包括第一部分及覆盖所述第一部分的第二部分，所述第一部分与所述控制栅层24为同一膜层的不同部分，所述第二部分与所述源线层25为同一膜层的不同部分。
59.如图10所述的半导体器件还包括若干电连接件312及金属布线层313，所述电连接件312位于所述钝化层311内，并分别与所述衬底100、所述第二极板306、所述第三极板308及所述第四极板310电性连接；所述金属布线层313位于所述钝化层311上，且通过所述电连接件312与所述衬底100、所述第二极板306、所述第三极板308及所述第四极板310电性连接。
60.在本实施例中，通过所述插塞312对所述衬底100、所述第二极板306、所述第三极
板308及所述第四极板310分别施加第一电压、第二电压、第三电压及第四电压，其中，所述第二电压大于所述第一电压及所述第三电压，所述第四电压大于所述第三电压。
61.图11为图10所示半导体器件的电路图，如图11所示，所述第二极板306与所述第四极板310上施加的所述第二电压与所述第四电压为同一高电压，所述衬底100与所述第三极板308上施加的所述第一电压与所述第三电压为同一低电压；此时，所述第一极板302上会形成一个大于所述第一电压且小于所述第二电压的次高电压，所述第一电容与所述第二电容串联；所述第二极板306为所述第二电容与所述第三电容的共用上极板，所述第三极板308为所述第三电容与所述第四电容的共用下极板，串联后的所述第一电容和所述第二电容与所述第三电容及所述第四电容并联，得到所述半导体器件的电容值为c3 c4 (c1 c2)/c1*c2。
62.在其它可选实施例中，所述第二电压与所述第四电压可以不同，所述第一电压与所述第三电压可以不同。
63.本实施例所述半导体器件利用所述栅极结构的材料层在所述电容区a上形成所述第一介电层301、所述第一极板302、所述第二介电层303及所述第二极板306，再通过原有工艺在所述第二极板306上生成所述第三介电层307、所述第三极板308、所述第四介电层309及所述第四极板310，相比于图1所述的pps电容器，本实施所述半导体器件在不改变所述电容区a面积的情况下，在所述电容区a上形成四个电容，增加电容的个数，并使所述第一电容与所述第二电容串联后与所述第三电容及所述第四电容并联，以增加所述半导体器件的电容值。
64.此外，所述第一电容与所述第二电容之间串联，串联电容可以有效增加所述半导体器件的耐压性能。
65.图2为本实施例提供的一种半导体器件的制备方法的流程图，如图2所示，本发明提供了一种半导体器件的制备方法，包括：
66.步骤s1：提供衬底，在所述衬底上形成堆叠层及介质层，所述堆叠层覆盖部分所述衬底，所述介质层覆盖所述堆叠层及剩余的所述衬底，所述堆叠层包括依次堆叠在所述衬底上的第一介电层、第一极板、第二介电层、第二极板、第三介电层、第三极板、第四介电层及第四极板；
67.其中，所述衬底、所述第一介电层及所述第一极板构成第一电容，所述第一极板、所述第一介电层及所述第二极板构成第二电容，所述第二极板、所述第三介电层及所述第三极板构成第三电容，所述第三极板、所述第四介电层及所述第四极板构成第四电容。
68.图3～10为本实施例提供的一种半导体器件的制备方法的相应步骤对应的结构示意图，下面结合附图3～10对本实施例提供的一种半导体器件的制备方法进行更详细的描述，其中图示了本发明的优选实施例。
69.如图3所示，提供衬底100，所述衬底100具有电容区a及存储区b，在所述衬底100上依次形成堆叠的第一介质层101、第一多晶硅层102、第二介质层103和第二多晶硅层104。
70.如图4所示，刻蚀除去所述存储区b上的部分所述第二多晶硅层104、所述第二介质层103、所述第一多晶硅层102及所述第一介质层101，所述存储区b上剩余的所述第一介质层101、所述第一多晶硅层102、所述第二介质层103和所述第二多晶硅层104构成两个对称设置的栅极叠层，每个所述栅极叠层中的所述第一介质层101、所述第一多晶硅层102、所述
第二介质层103和所述第二多晶硅层104分别构成遂穿氧化层21、浮栅层22、栅极介质层23及控制栅层24。
71.进一步地，在所述衬底100上形成第三多晶硅层105，所述第三多晶硅层105覆盖所述电容区a上的所述第二多晶硅层104，且充满两个所述栅极叠层之间的区域，两个所述栅极叠层之间的所述第三多晶硅层105构成源线层25，两个所述栅极叠层及所述源线层25构成所述栅极结构；最后刻蚀除去所述存储区b的所述栅极叠层外的所述第三多晶硅层105。
72.如图4～5所示，刻蚀除去所述电容区a上的部分所述第三多晶硅层105、所述第二多晶硅层104、所述第二介质层103、所述第一多晶硅层102及所述第一介质层101，所述电容区a上剩余的所述第一介质层101、所述第一多晶硅层102、所述第二介质层103、所述第二多晶硅层104及所述第三多晶硅层105依次堆叠后覆盖部分所述衬底100，并分别构成所述第一介电层301、所述第一极板302、所述第二介电层303、所述第二极板306的第一部分304及所述第二极板306的第二部分305。所述衬底100、所述第一介电层301及所述第一极板302构成第一电容。
73.其中，所述第一介电层301与所述遂穿氧化层21为同一膜层的不同部分，所述第一极板302与所述浮栅层22为同一膜层的不同部分，所述第二介电层303与所述栅极介质层23为同一膜层的不同部分，所述第一部分304与所述控制栅层24为同一膜层的不同部分，所述第二部分305与所述源线层25为同一膜层的不同部分，节省工艺步骤，有效节约材料成本。
74.需要说明的是，所述第一电容的电容值c1＝(ε1*s1)/d1，其中，ε1为所述第一介电层301的介电常数，s1为所述第一极板302与所述衬底100之间的有效接触面积，d1为所述衬底100与所述第一极板302之间的距离，即所述第一介电层301的厚度。在本实施例中，所述第一介电层301的材料为氧化硅，所述第一介电层301的厚度为当所述第一极板302与所述衬底100之间有效接触面积及所述第一介电层301的介电常数不变时，相对较薄的所述第一介电层301可以使所述第一电容具有更大的电容值。
75.所述第二电容的电容值c2＝(ε2*s2)/d2，其中，ε2为第二介电层303的介电常数，s2为所述第二极板306与所述第一极板302之间的有效接触面积，d2为所述第二极板306与所述第一极板302之间的距离，即所述第二介电层303的厚度。在本实施例中，所述第二介电层303的材料为ono叠层，且所述第二介电层303的厚度小于当所述第一极板302与所述第二极板306之间的有效接触面积不变时，所述ono叠层中的氮化层能提供更大的介电常数ε2，同时相对较薄的所述第二介电层303可以使所述第二电容具有更大的电容值。
76.如图6～7所示，在所述衬底100上依次形成第三介质层106及第四多晶硅层107，所述第三介质层106与所述第四多晶硅层107依次覆盖所述第二极板306、所述栅极结构及剩余的所述衬底100，刻蚀除去部分所述第四多晶硅层107及所述第三介质层106，剩余的所述第三介质层106及所述第四多晶硅层107依次堆叠后覆盖部分所述第二极板306，以分别构成所述第三介电层307及所述第三极板308，所述第三极板308、所述第三介电层307及所述第二极板306构成第三电容，所述第三电容的电容值为c3。在其它可选实施例中，可以保留部分厚度的所述第三介质层106，使所述第三介质层106在后续工艺中保护所述栅极结构。
77.如图8～9所示，在所述衬底100上依次形成第四介质层108及第五多晶硅层109，所述第四介质层108与所述第五多晶硅层109依次覆盖所述第三极板308、剩余的所述第二极板306、所述栅极结构及剩余的所述衬底100，刻蚀除去部分所述第五多晶硅层109及所述第
四介质层108，剩余的所述第四介质层108及所述第五多晶硅层109依次堆叠后覆盖部分所述第三极板308，以分别构成所述第四介电层309及所述第四极板310，所述第四极板310、所述第四介电层309及所述第三极板308构成第四电容，所述第四电容的电容值为c4。所述第一介质层101、所述第一极板302、所述第二介质层103、所述第二极板306、所述第三介质层106、所述第三极板308、所述第四介质层108及所述第四极板310构成堆叠层。
78.如图10所示，在所述衬底100上形成钝化层311，所述钝化层311覆盖所述堆叠层及所述电容区a上剩余的所述衬底100，然后刻蚀所述钝化层311，在所述钝化层311内形成露出所述衬底100、所述第二极板306、所述第三极板308及所述第四极板310的开口；在所述钝化层311上形成导电材料层，所述导电材料层还填充所述开口，所述导电材料层位于所述开口内的部分构成若干电连接件312，所述导电材料层位于所述钝化层311上的部分构成金属布线层313，所述金属布线层313通过电连接件312与所述衬底100、所述第二极板306、所述第三极板308、所述第四极板310电性连接，并将所述第一电容与所述第二电容串联后与所述第三电容及所述第四电容并联，得到所述半导体器件的电容值为c3 c4 (c1 c2)/c1*c2。由于与图1提供的所述pps电容器相比，本实施例所述半导体器件在不改变所述电容区a面积的条件下提供更大的电容值；同理，本实施例所述半导体器件还可以在提供与图1所述pps电容器相同的电容值的情况下，减小所述电容区a的尺寸，进而减小所述半导体器件的尺寸。
79.实施例二
80.图12～15为本实施例提供的半导体器件的制备方法相应步骤对应的的结构示意图，如图15所示，本实施例与实施例一的区别在于，在本实施例中，所述第一极板302与所述第一介电层301依次堆叠后覆盖所述电容区a的部分所述衬底100，所述第一极板302、所述第一介电层301与所述衬底100构成第一电容，所述第一电容的电容值为c1；所述第二极板306与所述第二介电层303依次堆叠后覆盖部分所述第一极板302，所述第二极板306、所述第二介电层303与所述第一极板302构成第二电容，所述第二电容的电容值为c2。
81.此外，所述钝化层311覆盖所述第四极板310、所述第三极板308、所述第二极板306、所述第一极板302、所述栅极结构及所述剩余的所述衬底100，所述金属布线层313通过所述电连接件312与所述衬底100、所述第一极板302、所述第二极板306、所述第三极板308及所述第四极板310电性连接，并将所述第一电容、所述第二电容所述第三电容和所述第四电容并联。
82.在本实施例中，通过所述插塞312对所述衬底100、所述第一极板302、所述第二极板306、所述第三极板308及所述第四极板310分别施加第一电压、第五电压、第二电压、第三电压及第四电压，其中，所述第五电压大于所述第一电压及第二电压，所述第三电压大于所述第四电压及第二电压。
83.图16为图15所示半导体器件的电路图，如图16所示，所述第一极板302与所述第三极板308上施加的所述第五电压与所述第三电压为同一高电压，所述衬底100、所述第二极板306与所述第四极板310上施加的所述第一电压、所述第二电压与所述第四电压为同一低电压；此时，所述第一极板302为所述第一电容与所述第二电容的共用上极板，所述第二极板306为所述第二电容与所述第三电容的共用下极板，所述第三极板308为所述第三电容与所述第四电容的共用上极板，所述第一电容、所述第二电容、所述第三电容及所述第四电容
并联，得到所述半导体器件的电容值为c1 c2 c3 c4。
84.在其它可选实施例中，所述第五电压与所述第三电压可以不同，所述第一电压、所述第二电压与所述第四电压可以不同。
85.本实施例在不改变所述电容区a面积的情况下，通过增加并联电容的数量来增加所述半导体器件的电容值，应该当理解的是，在保证一定电容值不变的情况下，还可以减小所述第一介电层301覆盖的所述衬底300的面积来减小半导体器件的尺寸。
86.具体的，如图12所示，在所述存储区b上形成栅极结构并除去所述存储区b剩余的所述第三多晶硅层105之后，刻蚀除去所述电容区a上的部分所述第三多晶硅层105、所述第二多晶硅层104、所述第二介质层103、所述第一多晶硅层102及所述第一介质层101，所述电容区a上剩余的所述第一介质层101及所述第一多晶硅层102依次堆叠后覆盖部分所述衬底100，以构成所述第一介电层301及所述第一极板302；剩余的所述第二介质层103、所述第二多晶硅层104及所述第三多晶硅层105依次堆叠后覆盖部分所述第一极板302，以分别构成所述第二介电层303、所述第二极板306的第一部分及所述第二极板306的第二部分。
87.进一步地，如图13所示，在所述第二极板306上形成所述第三介电层307、所述第三极板308、所述第四介电层309及所述第四极板310，以构成所述堆叠层。
88.如图14所示，在所述衬底100上形成所述钝化层311，所述钝化层311覆盖所述栅极结构及所述堆叠层，在所述钝化层311内形成露出所述衬底100、所述第一极板302、所述第二极板306、所述第三极板308及所述第四极板310的开口；在所述钝化层311上形成导电材料层，所述导电材料层还填充所述开口，所述导电材料层位于所述开口内的部分构成若干电连接件312，所述导电材料层位于所述钝化层311上的部分构成金属布线层313，所述金属布线层313通过所述电连接件312与所述衬底100、所述第一极板302、所述第二极板306、所述第三极板308及所述第四极板310电性连接，并将所述第一电容、所述第二电容所述第三电容和所述第四电容并联，为所述半导体器件提供较大的电容值。
89.综上，本发明提供一种半导体器件及其制备方法，包括：衬底100、堆叠层及钝化层311，所述堆叠层覆盖部分所述衬底100，所述钝化层311覆盖所述堆叠层及剩余的所述衬底100，所述堆叠层包括依次堆叠于所述衬底100上的第一介电层301、第一极板302、第二介电层303、第二极板306、第三介电层307、第三极板308、第四介电层309及第四极板310；其中，所述衬底100、所述第一介电层301及所述第一极板302构成第一电容，所述第一极板302、所述第二介电层303及所述第二极板306构成第二电容，所述第二极板306、所述第三介电层307及所述第三极板308构成第三电容，所述第三极板308、所述第四介电层309及所述第四极板310构成第四电容。本发明中的半导体器件中具有四个电容，增加所述电容区a上电容的个数，并使四个电容之间并联，在不改变器件面积的情况下增加器件的电容值。
90.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。