半导体封装、元件、及形成方法与流程

1.本揭示内容涉及用于降低半导体元件封装中的热应力的应力消除结构及其形成方法。


背景技术：

2.半导体晶粒可以与封装基板中的其他电路电连接。封装基板提供与印刷电路板上的其他电路的电连接。半导体晶粒可以具有不同功能，且难以使用相同的半导体处理技术进行处理，因此单独制造该些半导体晶粒。通过将多个晶粒装配至元件中可以获得具有高性能的大型多功能元件。该些晶粒可以堆叠在一起以形成晶粒组，且晶粒组可以设置于封装基板。不同的晶粒组及封装基板具有不同的热膨胀系数(coefficient of thermal expansion，cte)。例如，元件晶粒中的硅基板可具有2.5ppm/℃的cte，介电层可具有在约0.5ppm/℃与约8ppm/℃之间的cte，而封装基板可具有约18ppm/℃的cte。例如在锡回焊(solder reflow)中或在操作期间，明显不同的cte可导致封装基板在高温下翘曲。封装基板的翘曲可导致晶粒及/或凸块裂纹及材料分层。


技术实现要素：

3.在一些实施例中，一种半导体封装包含一基板、一第一晶粒组、一载体基板、以及一第二晶粒组。第一晶粒组包含一第一组一或多个晶粒。第一晶粒组接合至基板。载体基板附接至第一晶粒组且在载体基板内包含至少一个气隙。第二晶粒组包含一第二组一或多个晶粒。第二晶粒组与第一晶粒组分开且不同，且接合至基板。第一晶粒组具有与第二晶粒组相同的高度或实质相同的高度。
4.在一些实施例中，一种半导体元件包含一封装基板、一第一晶粒组、一第二晶粒组、一载体基板、以及一模制化合物材料。第一晶粒组接合至封装基板。第一晶粒组的特征在于一第一厚度。第二晶粒组接合至封装基板。第二晶粒组的特征在于一第二厚度。载体基板位于第一晶粒组上且特征在于一第三厚度。第三厚度为第一厚度与第二厚度之间的一差的一函数。模制化合物材料位于封装基板上且覆盖第一晶粒组及第二晶粒组。模制化合物材料包含位于第一晶粒组与第二晶粒组之间的一空腔。
5.在一些实施例中，一种形成一封装元件的方法包含提供一第一晶粒组及一第二晶粒组；确定第一晶粒组与第二晶粒组之间的一高度差；因应确定的高度差提供一载体基板，此载体基板没有电子元件；基于高度差减薄载体基板，得到一减薄的载体基板；及将减薄的载体基板设置于第一晶粒组以形成一高度调整的第一晶粒组，此高度调整的第一晶粒组具有在第二晶粒组的一高度范围内的一高度。
附图说明
6.结合附图，根据以下详细描述可以最好地理解本揭示内容。应注意，根据产业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增
加或减小。
7.图1为根据一些例示性实施例的晶粒的简化剖面图；
8.图2为根据一些例示性实施例的具有彼此堆叠的多个晶粒的晶粒组20的剖面图；
9.图3a为根据一些实施例的以三维(three-dimensional，3d)组态彼此堆叠的多个晶圆的简化立体图；
10.图3b为图3a的堆叠晶圆组态的简化立体图；
11.图3c为根据例示性实施例的包括多个堆叠晶粒的单一晶粒组30的简化立体图；
12.图4为根据例示性实施例的包括多个堆叠晶粒的晶粒组40的简化剖面图；
13.图5a为根据实施例的封装元件的简化剖面图；
14.图5b为根据实施例的第一晶粒组的剖面图；
15.图5c为根据实施例的第二晶粒组的简化剖面图；
16.图6为根据实施例的封装元件的简化剖面图；
17.图7为根据实施例的制造载体基板的方法的简化流程图；
18.图8a至图8f为根据实施例的制造载体基板的方法的中间阶段的简化剖面图；
19.图9为根据实施例的调整元件厚度的方法的简化流程图；
20.图10为根据实施例的封装元件的简化剖面图；
21.图11为根据实施例的具有应力消除结构的封装元件的简化剖面图。
22.【符号说明】
23.10:晶粒
24.20、30、40:晶粒组
25.50、60、100:封装元件
26.70、90:方法
27.101:半导体基板
28.102:主动元件
29.103:层间介电层
30.104:金属间介电层
31.105:金属线及导孔
32.106:金属垫
33.107:钝化层
34.108:密封环
35.109:接触垫
36.110:贯穿基板导孔
37.111:介电层
38.201:基板
39.202:主动区
40.203:介电层
41.204:金属导孔
42.206:顶部金属间层
43.207:钝化层
44.208、303c、304、308:导孔
45.209:侧金属互连结构
46.210:堆叠晶粒结构
47.211～213:堆叠晶粒
48.301a:第一晶粒
49.301b:第一晶粒
50.301c:第三晶粒
51.303:互连结构
52.303a:介电层
53.303b:金属线
54.309:电连接器
55.310:导电凸块
56.315a:第一接合介电层
57.315b:第二接合介电层
58.316a:第一导电接触结构
59.316b:第二导电接触结构
60.317:接合层
61.320:密封环
62.330:接合介电层
63.401a～401e:晶粒
64.402:导电部件
65.403:导电接合结构
66.405:接合结构
67.410:基板
68.411:模制化合物层
69.500:封装基板
70.500a、500b:接合垫
71.501:第一晶粒组
72.501a:第一晶粒
73.501b:beol结构
74.501d:介电层
75.501f:feol结构
76.501p:钝化层
77.501s:基板
78.501t:第一厚度
79.502:第二晶粒组
80.502a～502f:晶粒
81.502t:第二厚度
82.503:导电接合结构
83.511:导电凸块
84.511b:beol结构
85.511c:接触垫
86.511d:介电层
87.511f:feol结构
88.511p:钝化层
89.511s:焊球
90.512b:接合结构
91.512d:介电层
92.521:导电凸块
93.530:模制化合物
94.604:载体基板
95.604t:第三厚度
96.605:沟槽
97.606:空腔
98.607:介电材料
99.701～706:步骤
100.801:载体基板
101.802:图案化罩幕
102.803:开口
103.804:沟槽
104.805:介电材料
105.806:气隙
106.901～905:步骤
107.1001:空腔或空隙
108.1100:基板
109.1101:第一晶粒组
110.1101a:第一晶粒
111.1101b:第二晶粒
112.1101c:第三晶粒
113.1102:第二晶粒组
114.1102a:第一晶粒
115.1102b:第二晶粒
116.1102c:第三晶粒
117.1102d:第四晶粒
118.1104:介电层
119.1105:假性层
120.1107:贯穿基板导孔
121.1108:晶粒介电层
122.1109:密封环
123.1112:导电接合结构
124.1113:导电接合结构
125.1115:模制化合物层
126.1130:封装层
127.1131:空腔
128.1140:载体基板
129.1145:沟槽
130.1146:气隙
131.1147:介电材料
132.feol:前段制程
133.beol:后段制程
具体实施方式
134.以下揭示内容提供了用于实现提供的标的的不同特征的许多不同的实施例或实例。以下描述组件及布置的特定实例用以简化本揭示内容。当然，该些仅为实例，且不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一及第二特征直接接触形成的实施例，且亦可包括其中在第一特征与第二特征之间形成附加特征的实施例，以使得第一特征及第二特征可以不直接接触。此外，本揭示内容可以在各个实例中重复元件符号及/或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
135.为了便于描述，本文中可以使用诸如“在
……
下方”、“在
……
下”、“下方”、“在
……
上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中示出的方位之外，空间相对术语意在涵盖元件在使用或操作中的不同方位。设备可以其他方式定向(旋转90度或以其他方位)，并且在此使用的空间相对描述语亦可被相应地解释。介词，例如“上”及(如“侧壁”中的)“侧面”相对于晶圆或基板的顶表面上的习用平面或表面界定，而与晶圆或基板的方位无关。术语“水平”定义为平行于晶圆或基板的习用平面或表面的平面，与晶圆或基板的方位无关。术语“垂直”是指垂直于如上定义的水平线的方向，即，垂直于基板的表面。术语“第一”、“第二”、“第三”及“第四”在本文中可用于描述各种元件、组件、区域、层或部分，但这些元件、组件、区域、层或部分不受这些术语的限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离本揭示内容的教导的情况下，下面讨论的第一元件、部件、区域、层或部分可称为第二元件、部件、区域、层或部分。
136.多个晶粒组封装至共同的封装基板中以形成封装元件。封装基板包括用于电连接晶粒组的导电线。可以使用覆晶接合将该些晶粒组接合至封装基板的一侧，且执行回焊以熔化使晶粒组及封装基板互连的焊球。如上所述，不同的晶粒组及封装基板可以具有不同的cte。cte失配会导致晶粒组翘曲，从而导致晶粒组内晶粒裂纹及分层，且对封装元件的良率及性能产生不利影响。在一些实施例中，由于包装层及晶粒组中的晶粒具有不同的cte，因此在晶粒组上方形成包装层的后续包装成型制程会恶化晶粒组中的晶粒的翘曲。
137.与习用技术相比，本揭示内容实现了许多益处及优点。例如，实施例提供用于降低封装半导体元件中的热应力的应力消除结构。实施例克服了与封装基板及接合在封装基板上的晶粒组中的翘曲相关联的问题，特别地，由于晶粒及封装基板的热膨胀系数(coefficient of thermal expansion，cte)显著不同而导致的堆叠晶粒中的裂纹及分层。本揭示内容的实施例具有有利的应力消除特征或结构。例如，通过将载体基板附接至晶粒组的上表面，可以减少由包装层引起的应力。在一些实施例中，当在载体基板中嵌入气隙时，可以进一步提高应力降低效果。
138.在一些实施例中，载体基板熔融接合(fusion bonded)至晶粒组的上表面。熔融接合的优点为在载体基板与晶粒组的上表面之间没有形成附加层(例如，粘合剂层)。在一些实施例中，载体基板包括一或多个气隙以提高应力消除能力。可以使用现有的cmos制程技术在载体基板中形成一或多个气隙。
139.在一些实施例中，应力消除特征包括包装层中的空腔，其中空腔设置在两个相邻的晶粒组之间。空腔可以进一步降低封装元件中的应力。在一些实施例中，一种方法包括以下步骤：提供第一晶粒组及第二晶粒组，确定第一晶粒组与第二晶粒组之间的高度差，及因应所确定的高度差提供载体基板。该方法亦包括以下步骤：基于高度差减薄载体基板以获得减薄的载体基板，及将减薄的载体基板设置于第一晶粒组以形成高度调整的(height-adjusted)第一晶粒组，该高度调整的第一晶粒组具有在第二晶粒组的高度范围内的高度。在实施例中，载体基板实质上没有电子元件。本揭示内容的这些及其他实施例，连同其许多优点及特征，将结合下文及相应的附图更详细地描述。
140.本文描述的例示性实施例涉及具有安装在衬底基板或封装基板上的垂直堆叠晶片的多晶片元件。如本文所使用，晶片及晶粒可互换使用，且是指通过将半导体晶圆分离成单独的晶粒而形成的半导体晶圆的片，对半导体晶圆执行半导体制造制程。晶片或晶粒可包括具有相同硬体布局或不同硬体布局、相同功能或不同功能的经处理的半导体电路。一般而言，晶片或晶粒具有基板、多个金属线、插入金属线之间的多个介电层、电连接金属线的多个导孔及主动及/或被动元件。晶粒可以装配在一起成为多晶片元件或晶粒组。如本文所使用，晶片或晶粒亦可指包括用以处理及/或储存数据的电路的集成电路。晶片、晶粒或集成电路的实例包括现场可程序门阵列(例如，field programmable gate array，fpga)、处理单元(例如，图形处理单元(graphics processing unit，gpu)或中央处理器(central processing unit，cpu))、应用特定集成电路(application specific integrated circuit，asic)、记忆体元件(例如，记忆体控制器、记忆体)等。
141.图1为根据一些例示性实施例的晶粒10的简化剖面图。参看图1，晶粒10包括表示集成电路(晶粒)制造的第一部分的前段制程(front-end-of-line，feol)，其中各个元件(例如，晶体管、电容器、二极管、电阻器、电感器等)102形成在基板101中及上。基板101可为半导体基板或非半导体基板。例如，基板101可包括块材硅基板。在一些实施例中，基板101可包括元素半导体(诸如晶体结构中的硅或锗)、化合物半导体(例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)或其组合。可能的基板101亦可包括绝缘层上半导体(semiconductor-on-insulator，soi)基板。在实施例中，基板101为soi基板的硅层。视设计要求而定，基板101可包括各种掺杂区域，例如n型井或p型井。掺杂区掺杂有p型掺杂剂(例如硼)、n型掺杂剂(例如磷或砷)或其组合。
142.feol可包括以下步骤：在半导体基板101的上表面部分中界定主动区；形成隔离各个元件的沟槽隔离结构；执行用于形成井的植入；形成栅极结构、源极区及漏极区；及在半导体基板101及主动元件102上形成层间介电层(interlayer dielectric layer，ild)103。晶粒10亦包括表示在feol之后晶粒制造的第二部分的后段制程(back-end-of-line，beol)。beol包括以下步骤：基于形成的各个元件的位置形成金属及导孔图案。例如，在层间介电层103上形成多个金属间介电层(intermetal dielectric layer，imd)104，其中多个图案化的金属线及导孔依次形成在imd层104中。层间介电层(interlayer dielectric layer，imd)各自可包括介电质或绝缘材料。合适的介电材料的实例包括氧化硅、掺杂氧化硅、本领域已知的各种低k介电材料及高k介电材料及其组合。imd层104可以由习用技术形成，诸如化学气相沉积(chemical vapor deposition，cvd)、电浆增强cvd(plasma enhanced cvd，pecvd)、物理气相沉积(physical vapor deposition，pvd)或其他沉积方法。金属线及导孔105形成在imd层104中以提供至元件102的电连接。在实施例中，金属线及导孔105可包括铜、铝、镍、钨、钴或其合金。
143.在实施例中，晶粒10亦包括imd层104上的金属垫106及具有电隔离金属垫106的介电材料的钝化层107。在实施例中，晶粒10进一步包括密封环108，该密封环108围绕晶粒10且自金属垫106穿过imd层104及ild层103延伸至基板101的表面。密封环108用以防止水分、水及其他污染物进入晶粒。在实施例中，晶粒10亦包括位于基板101的底表面上的多个接触垫109，接触垫经由一或多个基板导孔110电连接至金属线及导孔105。晶粒10亦包括介电层111，该介电层111含有设置在基板101的底表面上的一或多个接合垫。
144.图2为根据一些例示性实施例的具有彼此堆叠的多个晶粒的晶粒组20的简化剖面图。参看图2，晶粒组20包括堆叠晶粒结构210，该堆叠晶粒结构210具有以实质水平布置堆叠在彼此顶部的多个晶粒211、212及213。在实施例中，每一晶粒可为类似于图1的晶粒10的半导体元件。例如，堆叠晶粒211、212及213中的每一者包括基板201、形成于基板201表面上的主动区202、多个介电层203、形成在该些介电层203中的多个金属线及多个金属导孔204，以及位于顶部金属间层206上的钝化层207。在实施例中，堆叠晶粒亦可包括被动元件，例如电阻器、电容器、二极管、电感器等。在实施例中，堆叠晶粒经由熔融接合在钝化层207的接合表面处彼此接合。在实施例中，一或多个接合垫嵌入晶粒211的钝化层207中，且含有一或多个接合垫的介电层设置于晶粒212的下表面，使得晶粒211及212在晶粒211上表面上的钝化层与晶粒212下表面上的介电层之间混合接合。
145.基板201可为半导体基板或非半导体基板。例如，基板201可包括块材硅基板。在一些实施例中，基板201可包括元素半导体，诸如晶体结构的硅或锗，化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或其组合。可能的基板201亦可包括绝缘层上半导体(semiconductor-on-insulator，soi)基板。在实施例中，基板201为soi基板的硅层。视设计要求而定，基板201可包括各种掺杂区域，例如n型井或p型井。掺杂区掺杂有p型掺杂剂，例如硼，n型掺杂剂，例如磷或砷，或其组合。主动区202可包括晶体管。介电层203可包括层间介电(interlayer dielectric，ild)层及金属间介电(intermetal dielectric，imd)层。在一些实施例中，ild层及imd层可为低k介电层，该低k介电层的介电常数(k值)小于预定值，例如约3.9、小于约3.0、小于2.5。在一些其他实施例中，介电层203可包括具有等于或大于3.9的介电常数的非低k介电材料。金属线及导孔可包括铜、铝、镍、钨或其合金。
146.晶粒组20亦可包括一或多个贯穿硅导孔(through silicon via，tsv)或贯穿氧化物导孔(through oxide via，tov)208，用以将堆叠晶粒211、212及213的金属线中的一或多者电连接。一或多个贯穿硅导孔或贯穿氧化物导孔208可包括铜、铝、钨或其合金。在一些实施例中，堆叠晶粒211、212及213中的每一者亦可包括堆叠晶粒的侧壁上的侧金属互连结构209。侧金属互连结构209可包括延伸穿过该些介电层203的曝露表面的一或多个金属布线。在不同的晶粒211、212及213已经接合在一起之后，侧金属互连结构209可以与金属层同时形成且曝露于晶粒组20的侧表面，且经由化学机械研磨(chemical mechanical polishing，cmp)制程研磨侧表面。
147.在一些实施例中，可以通过使用熔融接合(fusion bonding)、共晶接合(eutectic bonding)、金属对金属接合(metal-to-metal bonding)、混合接合(hybrid bonding)制程等将多个晶圆接合在一起来形成晶粒组20。熔融接合包括以下步骤：将晶圆的氧化层接合至另一晶圆的氧化层。在实施例中，氧化物层可包括氧化硅。在共晶接合制程中，将两种共晶材料放在一起，且施加特定的压力及温度以熔化共晶材料。在金属对金属接合制程中，将两个金属垫放置在一起，对金属垫施加压力及高温以将该些金属垫接合在一起。在混合接合制程中，两个晶圆的金属垫在高压及高温下接合在一起，同时接合两个晶圆的氧化表面。
148.在一些实施例中，每一晶圆可包括多个晶粒，诸如图1的半导体元件。接合的晶圆含有具有多个堆叠晶粒的多个晶粒组。通过机械锯切、激光切割、电浆蚀刻等将接合的晶圆分割成单独的晶粒组，该些晶粒组可为如图2所示的晶粒组20。
149.图3a为根据一些实施例的以三维(three-dimensional，3d)组态堆叠在彼此顶部的多个晶圆的简化立体图。参看图3a，在例示性实施例中，第一晶圆“晶圆1”为可以在其上形成多个晶粒的基底晶圆。第二晶圆“晶圆2”为可以在其上形成多个晶粒的中间晶圆，而第三晶圆“晶圆3”为可以在其上形成多个晶粒的顶部晶圆。晶圆可具有贯穿基板导孔(through substrate via，tsv)及/或贯穿氧化物导孔(through oxide via，tov)及背面接合层(例如，金属化层及/或介电层)，且使用任何已知的接合技术(例如，熔融接合、共晶接合、金属接合、混合接合等)接合在一起以形成3d堆叠晶圆组态。三个晶圆(晶圆1、晶圆2及晶圆3)通过贯穿基板导孔、贯穿氧化导孔及/或背面金属化层及介电层彼此电连接。每一晶圆可以具有不同的晶粒。例如，晶圆1可包括中央处理器、图形处理单元及逻辑单元的晶粒，晶圆2可包括记忆体元件及记忆体控制器的晶粒，且晶圆3可包括总线接口、输入/输出端口及通信及网络元件的晶粒。在图3a所示的实例中，使用了三个晶圆，但应理解，该数量仅为说明性的且选择用于描述示例实施例而不应为限制性的。在一些实施例中，钝化层形成在每一晶圆的上表面且包括厚度以提供基板及金属化层之间的分离。在实施例中，钝化层包括氧化物材料。
150.图3b为图3a的堆叠晶圆组态的简化立体图，该堆叠晶圆组态根据例示性实施例切割且分离成单独的条。例如，可以通过机械锯切、电浆蚀刻、激光切割等将堆叠的晶圆切割成单独的条及单独的晶粒组。参看图3b，每一晶圆包括基板、包括层间介电层(interlayer dielectric layer，ild)及金属间介电层(intermetal dielectric layer，imd)的多个介电层，及形成在介电层中的多个金属线及多个导孔304。堆叠晶圆的晶粒经由贯穿基板导孔及贯穿氧化物导孔彼此电耦合。在一些实施例中，单独的条放置在研磨板上，且在切割或分割成晶粒之前研磨条的表面。
line，feol)结构及后段制程结构。feol结构通常包括集成电路制造的第一部分，诸如形成沟槽隔离结构、执行用于形成井的植入、形成主动区，例如源极/漏极区、栅极结构及层间介电层。beol结构通常包括在金属间介电层中形成导电线、导孔以电耦合形成在基板上的电子电路。在一些实施例中，晶粒401a、401b、401c、401d及401e为记忆体晶粒。记忆体晶粒可包括记忆体元件，例如静态随机存取记忆体(static random access memory，sram)元件、动态随机存取记忆体(dynamic random access memory，dram)元件、其他合适的元件或其组合。在一些实施例中，晶粒401a为记忆体控制器晶粒，该记忆体控制器晶粒电连接至设置在其上的记忆体晶粒401b、401c、401d及401e。在一些实施例中，晶粒组40可用作高频宽记忆体(high bandwidth memory，hbm)。在图4所示的实例中，示出了五个晶粒，但应理解，该数量仅为说明性的且选择用于描述例示性实施例而不应为限制性的。例如，在一些实施例中，晶粒组40可包括少于或多于五个晶粒。
156.在一些实施例中，晶粒组40亦包括多个导电部件402，延伸穿过晶粒401a至401e且电耦合至设置在晶粒401a、401b、401c、401d及401e之间以将其电连接在一起的多个导电接合结构403。导电部件402用作贯穿基板导孔(through substrate via，tsv)以将晶粒彼此电连接。在实施例中，导电接合结构403包括微小的焊接凸块，诸如受控塌陷晶片连接(controlled collapse chip connection，c4)凸块或球栅阵列(ball grid array，bga)凸块及使用各种制程步骤形成在晶粒上表面的的柱。在一些实施例中，晶粒组40亦包括形成在晶粒401a的beol结构的表面上且用以将晶粒组40接合至基板410的接合结构405。晶粒组40翻转且安装在基板410上。在一些实施例中，晶粒组40亦包括包装晶粒401a、401b、401c、401d及401e的模制化合物层411。模制化合物层411包括环氧基树脂或其他合适的材料。在一些实施例中，模制化合物层411填充晶粒401a、401b、401c、401d及401e之间的气隙且围绕导电接合结构403及405。
157.图5a为根据实施例的封装元件50的简化剖面图。参看图5a，封装元件50包括封装基板500、第一晶粒组501及第二晶粒组502。使用接合制程将第一晶粒组501及第二晶粒组502设置于封装基板500上。接合制程可包括熔融接合、共晶接合、金属对金属接合、混合接合制程等。熔融接合包括以下步骤：将晶圆的氧化层接合至另一晶圆的氧化层。在实施例中，氧化物层可以包括氧化硅。在共晶接合制程中，将两种共晶材料放在一起，且施加特定的压力及温度以熔化共晶材料。在金属对金属接合制程中，将两个金属垫放置在一起，对金属垫施加压力及高温以将其接合在一起。在混合接合制程中，两个晶圆的金属垫在高压及高温下接合在一起，同时两个晶圆的氧化表面接合。
158.在一些实施例中，第一晶粒组501可包括经由混合接合与其他晶粒彼此堆叠的多个晶粒。第二晶粒组502可包括经由金属对金属接合彼此堆叠的多个晶粒。在实施例中，第一晶粒组501可为参考图3c所示及描述的晶粒组30。在实施例中，第二晶粒组502可以为参考图4所示及描述的晶粒组40。第一晶粒组501及第二晶粒组502均具有平坦的上表面。参看图5a，封装基板包括多个接合垫500a、500b，通过将导电凸块511附接至接合垫500a，第一晶粒组501覆晶(flip-chip)设置在封装基板500上方，且通过将导电凸块521附接至接合垫500b，第二晶粒组502安装在封装基板500上。封装基板包括用以电连接第一及第二晶粒组的多个导电线。
159.图5b为根据实施例的第一晶粒组501的剖面图。参看图5b，第一晶粒组501包括具
有基板501s的第一晶粒501a、形成在基板501s上的feol结构501f、形成在feol结构501f上的beol结构501b、位于beol结构511b上的钝化层501p，以及位于钝化层511p上的介电层511d。在实施例中，第一晶粒511亦包括接触垫511c及形成在接触垫511c上的焊球511s。在实施例中，feol结构511f可包括具有合适材料的一或多个介电层，例如氧化硅、氮化硅、低k介电质，例如碳掺杂氧化物，极低k介电质，诸如多孔碳掺杂二氧化硅等或其组合。beol结构可包括一或多个金属间介电层、图案化金属线及导孔。
160.在实施例中，第一晶粒组501亦包括具有基板511s的第二晶粒501b、形成在基板511s上的feol结构511f、形成在feol结构511f上的beol结构511b、形成在beol结构512b的表面上的介电层512d，以及介电层512d中的接合结构512b。在实施例中，第二晶粒501b通过混合接合方式接合至第一晶粒501b，亦即，第二晶粒501b的接合结构512b的金属表面接合至介电层511d中的接合结构511b的金属表面，该金属表面设置在第一晶粒501a的下表面上，且介电层512d及511d的表面接合在一起。
161.图5c为根据实施例的第二晶粒组502的剖面图。参看图5c，第二晶粒组502包括堆叠在彼此顶部的多个晶粒502a、502b、502c、502d、502e。晶粒502a、502b、502c、502d、502e经由多个导电接合结构503彼此电连接。在实施例中，晶粒401亦包括接合结构521，形成在晶粒401a的表面上且用以将晶粒组502接合至基板500。第二晶粒组502亦包括包装晶粒501a、501b、501c、501d及501e的模制化合物层511。
162.在一些实施例中，第一晶粒组501及第二晶粒组502凸块接合至基板500。基板500、第一晶粒组501及第二晶粒组502可具有不同的热膨胀系数(coefficient of thermal expansion，cte)。当封装元件50中的温度改变时，不同的cte会引起热应力。
163.参看图5a，封装元件50经受模制操作(molding operation)。在例示性模制操作中，在第一晶粒组510、第二晶粒组520及基板500上方形成模制化合物(molding compound)530。在压缩模制(compressing molding)制程中，可以在压缩模制机中使用液态热固性环氧树脂模制化合物，模制化合物可加热至提升温度，在该提升温度下，模制化合物变成较低粘性液体，且围绕第一晶粒组510及第二晶粒组520以及基板500。晶粒化合物530在冷却时固化，然后自压缩成型机释放。在模制化合物530固化之后，可以执行研磨操作以移除模制化合物530的顶部分。由于环氧树脂的cte与硅的cte不匹配，当环氧树脂模制化合物粘附至晶粒组501及502时，cte失配在晶粒组501及502上引入热应力。在实施例中，模制化合物530包括与模制化合物层411的材料相似或实质相同的材料。在实施例中，晶粒化合物530为高导热模制化合物，用于良好散热。
164.在一些实施例中，第一晶粒组501的特征在于第一厚度(或高度)501t及第一热膨胀系数cte1，且第二晶粒组502的特征在于第二厚度(或高度)502t及第二热膨胀系数cte2。在实施例中，第二厚度502t大于第一厚度501t。在实施例中，第一晶粒组501可为系统ic(system-on-ic，soic)元件，而第二晶粒组502为高频宽记忆体(high-bandwidth memory，hbm)元件。在一些实施例中，第一晶粒组包括彼此堆叠的两(2)至十(10)个晶粒，且第二晶粒组包括彼此堆叠的三(3)至十五(15)个晶粒。本发明人观察到，当第一晶粒组与第二晶粒组之间的厚度或高度差超过一定值时，当第一及第二晶粒组用模制化合物材料包装时，第一晶粒会产生应力，且平坦化制程在模制化合物材料的上表面上进行。当第一晶粒组包括混合接合时，这种应力可能会很严重。本发明人亦发现，当第一晶粒组与第二晶粒组的厚度
差大于30％时，封装元件50容易因第一与第二晶粒组的上表面的应力不均而产生翘曲及变形。
165.因此，本揭露提供了一种可以有效减少封装元件50上的应力积累的应力消除特征。在一个实施例中，应力消除特征用以通过将假性晶圆(dummy wafer)(例如，载体晶圆或基板)附接至第一晶粒组的上表面来补偿第一晶粒组与第二晶粒组之间的高度差。在一个实施例中，假性晶圆经由熔融接合附接至第一晶粒组的上表面。
166.图6为根据实施例的封装元件60的简化剖面图。封装元件60与封装元件50相似，不同之处在于将应力消除特征粘附至第一晶粒组以补偿第一晶粒组与第二晶粒组之间的高度差。参看图6，封装元件60包括应力消除特征，该应力消除特征含有安装在第一晶粒组501的上表面的载体基板604。载体基板604具有第三厚度604t，其中第三厚度604t及第一晶粒组501的第一厚度501t的总和至少等于或大于第二厚度502t。在一些实施例中，第三厚度604t及第一厚度501t的总和在第二厚度501t的30％以内。此外，载体基板604至少包括含有介电材料607的沟槽605及包装在介电材料607中的气隙或空腔606。在一些实施例中，载体基板604的材料特性可与第一晶粒组501的材料特性相似。在一些实施例中，载体基板604的材料不同于模制化合物的材料，使得模制化合物不会在模制操作期间将应力传递或延伸至第一晶粒组。在实施例中，载体基板604的材料与第一晶粒组501的基板的材料实质相同。在实施例中，介电材料607完全围绕气隙或空腔606。在实施例中，介电材料607的介电常数值与feol或beol制程中的介电层的介电常数值相似。
167.在一些实施例中，载体基板为其上没有形成任何电子组件的空白载体基板。载体基板可包括玻璃、陶瓷、硅、氧化硅等，气隙完全密封在介电材料中，以防止在成型制程期间及之后残留水分及污染物进入或残留在气隙中。介电材料可包括低k介电材料。在实施例中，气隙包括空气或真空。下面将参考图7及图8a至图8f详细描述形成气隙的制程。
168.在实施例中，载体基板的下表面在接合至第一晶粒组的上表面之前被平坦化以调整厚度604t。在实施例中，载体基板与第一晶粒组的接合包括熔融接合。在例示性实施例中，熔融接合包括以下步骤：将载体基板及第一晶粒组压向彼此及执行退火制程以使载体基板及第一晶粒组由于原子吸引力而接合在一起。在实施例中，退火制程在500℃至1200℃范围内的温度下进行。
169.图7为根据实施例的制造载体基板的方法70的简化流程图。参看图7，方法70包括以下步骤：提供具有第一表面及与第一表面相对的第二表面的载体基板(步骤701)。在实施例中，载体基板可包括硅。图案化罩幕形成在第一表面上且具有至少一个开口(步骤702)。至少一个开口可为椭圆形、圆形、矩形、八边形或其他多边形。图案化罩幕可以由光阻剂层形成。在步骤703，使用图案化罩幕作为蚀刻罩幕在载体基板上执行蚀刻制程以形成沟槽。蚀刻制程可以为湿式制程、干式制程或其组合。此后，移除罩幕图案(步骤704)。介电材料通过电浆增强化学气相沉积(plasma enhanced chemical vapor deposition，pecvd)形成，该pecvd的间隙填充能力较差，亦即，pecvd在沟槽的上转角处的沉积速率高，而在沟槽底部出的沉积速率低，导致在沟槽中形成气隙(步骤705)。介电材料可包括teos、sio2等。此后，将介电材料平坦化直至介电材料的上表面与载体基板的第一表面齐平(步骤706)。
170.图8a至图8f为根据实施例的制造载体基板的方法的中间阶段的剖面图。参看图8a及步骤701及702，提供具有上表面及下表面的载体基板801，且在载体基板的上表面形成具
有至少一个开口803的图案化罩幕802。至少一个开口803曝露出载体基板的部分上表面。参看图8b及步骤703，通过使用图案化罩幕802蚀刻作为罩幕而在载体基板801中形成沟槽804。参看图8c及步骤704，移除图案化罩幕802。参看图8d及步骤705，通过pecvd在载体基板的上表面形成介电材料805。由于pecvd制程的间隙填充能力较差，在沟槽的上转角形成较厚的介电材料层，使沟槽的开口变窄。进一步继续pecvd制程直至介电材料关闭开口，从而在沟槽中形成气隙806。气隙806完全密封在介电材料中，如图8e所示。在实施例中，可以将气体(例如，空气)引入蚀刻室，从而填充气隙806。在实施例中，自蚀刻室中泵出空气，从而在气隙806中产生真空或接近真空。此后，参看图8f，对介电材料进行平坦化制程，例如化学机械研磨(chemical mechanical polishing，cmp)，使得介电材料805的上表面与载体基板801的第一表面齐平，如图8f所示。
171.图9为根据实施例的一种调整元件厚度的方法90的简化流程图。参看图9，方法90包括以下步骤：步骤901，提供第一晶粒组及第二晶粒组，第一晶粒组具有第一高度或厚度，且第二晶粒组具有第二高度或厚度，第二高度或厚度大于第一高度或厚度。在步骤902，方法90包括以下步骤：确定第一晶粒组与第二晶粒组之间的高度或厚度差。在实施例中，当高度差大于第二晶粒组的第二高度的特定百分比时，方法90将采取校正动作以减小高度差。在例示性实施例中，当高度差大于第二晶粒组的第二高度的30％时，方法90将采取校正动作。在步骤903，因应所确定的高度或厚度差，方法90进一步包括以下步骤：提供实质上没有电子元件的载体基板。在实施例中，载体基板为空白硅基板。可以使用如图7所示的制造制程形成载体基板。在步骤904，方法90包括以下步骤：基于所确定的高度差减薄载体基板以获得具有第三高度或厚度的减薄载体基板。在步骤905，方法90包括以下步骤：将减薄的载体基板设置于第一晶粒组的上表面，以在第二晶粒组的高度范围内调整第一晶粒组的高度或厚度。在实施例中，方法90包括以下步骤：移除载体基板的表面部分，使得第一晶粒组的第一高度及减薄载体基板的第三高度的总和等于或大于第二晶粒组的第二高度。参考图6，在一些实施例中，第三高度604t及第一高度501t的总和在第二高度501t的30％以内。
172.返回参看图6，在一些实施例中，模制化合物530具有不同于封装基板500、第一晶粒组501及第二晶粒组502的材料特性的热膨胀系数。此外，封装晶粒50可以与宽范围的工作温度内工作，例如自-40摄氏度至 150摄氏度。宽范围的温度会对封装晶粒50造成热应力。封装基板、介电层、导电层、载体基板及模制化合物的材料特性具有随温度显著变化的热膨胀系数(coefficient of thermal expansion，cte)。例如，硅的cte在20摄氏度时为约2.5
×
10-6
/k(2.5ppm/℃)，铜的cte在20摄氏度时为约14ppm/℃至19ppm/℃，介电质的cte在20摄氏度时为约0.5ppm/℃至8ppm/℃。晶粒组的整体cte在20摄氏度时可为约2ppm/℃至约10ppm/℃。在-40摄氏度至 150摄氏度的温度范围内，模制化合物的cte可变化超过两个数量级。载体基板与模制化合物材料之间的大cte差异会导致晶粒组翘曲。因ic，实施例进一步提供了可以减少或消除该热应力的应力消除特征。在实施例中，模制化合物530包括设置在第一晶粒组与第二晶粒组之间的至少一个空腔或空隙。
173.图10为根据实施例的封装元件100的剖面图。封装元件100类似于封装元件60，不同之处在于封装元件100进一步包括在第一晶粒组与第二晶粒组之间的模制化合物区域中的至少一个空隙或空腔。参看图10，应力消除特征进一步包括设置在第一晶粒组与第二晶粒组之间的至少一个空腔或空隙1001。在实施例中，可以基于第一晶粒组与第二晶粒组之
间的厚度或高度差来调整空腔或空隙1001的尺寸。在实施例中，空腔或空隙1001的尺寸可以根据第一晶粒组与第二晶粒组之间的cte差异进行调整。在实施例中，第一晶粒组与第二晶粒组之间的厚度或高度差为第二晶粒组的约30％或更小。在实施例中，第一晶粒组为系统集成电路(system-on-integrated circuit，soic)，而第二晶粒组为高频宽记忆体(high bandwidth memory，hbm)元件。在实施例中，第一晶粒组的cte为约2ppm/℃至约10ppm/℃，而第二晶粒组的cte为约3ppm/℃至约15ppm/℃。
174.在实施例中，模制化合物包括高粘度材料，该高粘度材料通过旋涂制程沉积在基板、第一晶粒组及第二晶粒组上。模制化合物可包括粘度高于去离子水粘度的模制材料，且可通过旋涂制程以相对高的转速，例如在1000rpm及7000rpm之间的范围内形成。高速旋涂制程导致在第一晶粒组与第二晶粒组之间形成空隙。在一些实施例中，控制或调整旋涂的转速以获得模制化合物材料中空隙的目标密度及尺寸，从而降低封装元件中具有失配cte的晶粒的热应力。在一些实施例中，模制化合物可包括有机聚合物、陶瓷、玻璃、塑胶等。
175.图11为根据实施例的具有应力消除结构的封装元件110的剖面图。封装元件110类似于图10的封装元件100，不同之处在于示出了更详细的排列及元素(例如，第一晶粒组中的晶粒混合接合、载体基板与第一晶粒组之间的熔融接合、第二晶粒组的金属对金属接合及模制封装结构)。参看图11，封装元件110包括覆晶接合至基板1100的第一晶粒组1101及第二晶粒组1102。在实施例中，第一晶粒组1101及第二晶粒组1102均包括用以接合至基板1100的凸块。凸块可为焊球、导电凸块、球栅阵列等。
176.第一晶粒组1101可类似于图3c的晶粒组30或图5b的晶粒组501，而第二晶粒组1102可类似于图4的晶粒组40或图5c的晶粒组502。在实施例中，第一晶粒组1101包括设置在第一平面水平中的第一晶粒1101a、第二晶粒1101b及设置在第二平面水平中的第三晶粒1101c，其中第二晶粒及第三晶粒经由在约100℃至200℃的温度及约0.7巴至约10巴的压力下接合的贯穿基板导孔1107及氧化物对氧化物(介电)层1104通过金属对金属接合而混合接合至第一晶粒1101a。在一些实施例中，假性层1105设置在第二平面水平中且用以当第二平面水平没有足够的晶粒密度时向第二平面水平提供机械稳定性。第一晶粒组1101亦包括围绕第一平面水平中的第一晶粒1101a以及第二平面水平中的第二晶粒1101b及第三晶粒1101c的围绕晶粒介电层(例如，teos、sio2)1108。第一晶粒组1101亦包括围绕第一晶粒1101a、第二晶粒1101b及第三晶粒1101c中的每一者的密封环1109且用以防止水分进入晶粒。
177.在实施例中，第二晶粒组1102包括经由导电接合结构1112彼此接合的第一晶粒1102a、第二晶粒1102b、第三晶粒1102c及第四晶粒1102d。在实施例中，第一、第二、第三及第四晶粒电连接且机械连接至多个导电接合结构1113。第二晶粒组1102亦包括包装晶粒1110a至1110d且填充晶粒之间的气隙的模制化合物层1115。
178.第一晶粒组1101及第二晶粒组1102可具有不同的高度(厚度)及cte。当第一晶粒组及第二晶粒组封装在模制化合物中时，第一晶粒组与第二晶粒组之间的高度差可能对具有较小高度的晶粒组引起不均匀的顶部应力。本发明人发现，当高度差大于第二晶粒组的一定百分比高度范围时，模制应力会导致第一晶粒组翘曲及分层。本发明人在此提供了一种解决方案，通过在第一晶粒组1101的上表面安装载体基板1140来补偿高度差，从而降低第一晶粒组的不均匀顶部应力。
179.参看图11，载体基板1140包括具有至少一个沟槽1145的硅基板、沟槽中的介电材料1147以及完全包装在介电材料1147中的至少一个气隙1146。在实施例中，载体基板1140具有以第一晶粒组与第二晶粒组之间的高度或厚度差为特征的厚度或厚度。在实施例中，第一晶粒组具有第一厚度，第二晶粒组具有第二厚度，且载体基板的厚度与第一晶粒组的第一厚度的总和等于或大于第二晶粒组的厚度。载体基板1140及第一晶粒组1101熔融接合在一起。在一些实施例中，载体基板1140可包括玻璃基板、石英、树脂、硅基板。在一些实施例中，载体基板1140可以使用粘附层附接至第一钝化层的顶表面。载体基板可以减轻施加至第一晶粒组的机械应力及热应力。载体基板可支撑晶粒组不翘曲。参看图7至图9描述了包括封装气隙及厚度调整的载体基板的制造制程，为简洁起见，此处省略详细描述。
180.仍然参看图11，封装元件110亦包括位于基板1100上且覆盖第一晶粒组1101及第二晶粒组1102的包装层1130。包装层1130包括设置在第一晶粒组与第二晶粒组之间的包装区中的空腔1131且用以补偿第一晶粒组与第二晶粒组的cte失配。在实施例中，空腔1301的尺寸可以根据第一晶粒组与第二晶粒组之间的cte差异进行调整。在实施例中，包装层1130可包括类似于参看图5a描述的模制化合物530的模制材料。在实施例中，包装层1130可包括粘度高于去离子水的有机聚合物、陶瓷、玻璃、塑胶。在实施例中，空腔1131可以通过旋涂制程以相对高的转速形成，从而导致在第一晶粒组与第二晶粒组之间形成的空隙。在一些实施例中，控制或调整旋涂的转速以获得模制化合物中空隙的目标密度及尺寸，从而降低封装元件110中具有失配cte的晶粒的热应力。
181.本揭示内容的实施例提供一种封装元件，具有用于降低封装元件的热应力的应力消除特征。在实施例中，封装包括基板、接合至基板的第一晶粒组、附接至第一晶粒组且含有至少一个气隙的载体基板，以及与第一晶粒组间隔开且接合至基板的第二晶粒组。第一晶粒组包含一第一组一或多个晶粒。第二晶粒组包含一第二组一或多个晶粒。该第二晶粒组与该第一晶粒组分开且不同。该第一晶粒组具有与该第二晶粒组相同的高度或实质相同的高度。在一些实施例中，封装还包含一封装层，位于该基板上且覆盖该第一晶粒组及该第二晶粒组。该封装层包含设置在第一晶粒组与第二晶粒组之间的一空腔。在一些实施例中，封装层包含一有机聚合物。在一些实施例中，该第二晶粒组包含多个晶粒，堆叠在彼此的顶部且由一模制化合物材料封装。在一些实施例中，载体基板的一厚度的特征在于该第一晶粒组的一第一厚度与该第二晶粒组的一第二厚度之间的一差。在一些实施例中，第一晶粒组的特征在于一第一厚度，该第二晶粒组的特征在于一第二厚度，该载体基板的特征在于一第三厚度，其中该第一厚度及该第三厚度的一总和等于或大于该第二厚度。在一些实施例中，第一晶粒组包含彼此混合接合的一第一晶粒及一第二晶粒。在一些实施例中，载体基板熔融接合至该第一晶粒组。在一些实施例中，载体基板包含填充有以介电材料的至少一个沟槽，且该至少一个气隙完全封装于该介电材料中。
182.本揭示内容的实施例提供了一种半导体元件。该半导体元件包括封装基板、接合至封装基板且以第一厚度为特征的第一晶粒组、接合至封装基板且以第二厚度为特征的第二晶粒组，以及位于第一晶粒组上且以第三厚度为特征的载体基板，该第三特征为第一厚度与第二厚度之间的差的函数。模制化合物材料，位于该封装基板上且覆盖该第一晶粒组及该第二晶粒组。模制化合物材料包含位于该第一晶粒组与该第二晶粒组之间的一空腔。在一些实施例中，载体基板包含一沟槽。在一些实施例中，载体基板进一步包含一介电材
料，位于该沟槽中；以及一气隙，封装于该介电材料中。在一些实施例中，第三厚度及该第一厚度的一总和在该第二厚度的30％内。在一些实施例中，第一厚度及该第三厚度的一总和等于或大于该第二厚度。在一些实施例中，第一晶粒组及该载体基板彼此熔融接合。
183.本揭示内容的实施例亦提供了一种形成封装元件的方法。该方法包括以下步骤：提供第一晶粒组及第二晶粒组；确定第一晶粒组及第二晶粒组之间的高度差；因应确定的高度差，提供载体基板，该载体基板实质上没有电子元件；基于高度差减薄载体基板以获得减薄的载体基板，且将减薄的载体基板设置于第一晶粒组以形成高度在第二晶粒组的高度范围内的高度调整的第一晶粒组。在一些实施例中，此方法还包含将该高度调整的第一晶粒组及该第二晶粒组设置于一封装基板上；及在该封装基板上形成覆盖该高度调整的第一晶粒组及成型材料第二晶粒组的一模制材料，其中该模制材料包含该高度调整的第一晶粒组与该第二晶粒组之间的一空腔。在一些实施例中，该第一晶粒组具有一第一高度，该第二晶粒组具有一第二高度，该减薄的载体基板具有一第三高度，且该第一高度及该第三高度的一总和等于或大于该第二高度。在一些实施例中，中将该减薄的载体基板设置于该第一晶粒组的步骤包含：熔融接合。在一些实施例中，该载体基板包含至少一个沟槽、位于该至少一个沟槽中的一介电材料、以及位于该至少一个沟槽中且完全封装于该介电材料中的一气隙。
184.上文仅概述了本揭示内容的实施例的特征。鉴于本文的教示，对所描述的实施例的各种修改和替代对于熟悉此项技术者而言将是显而易见的。熟悉此项技术者将理解，等效构造不脱离本揭示内容的范围，且在不脱离本揭示内容的精神及范围的情况下，可以在本文中进行各种变化、替换及变更。