用于非对称管芯封装的超级块链接系统和方法与流程

1.本公开的实施例涉及一种用于将物理块链接到存储器系统中的超级块中的方案。


背景技术：

2.计算机环境范例已经转变为几乎可以随时随地使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已迅速增加。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
3.使用存储器装置的存储器系统由于不具有移动部件，因此具有优异的稳定性、耐久性、高信息访问速度和低功耗。具有这些优点的存储器系统的示例包括通用串行总线(usb)存储器装置、具有诸如通用闪存(ufs)的各种接口的存储卡和固态驱动器(ssd)。为了提高存储器系统的性能，来自不同封装和管芯的物理块可以链接到超级块(sb)中。在这个背景下，出现了本发明的实施例。


技术实现要素：

4.本发明的各个方面包括用于非对称管芯封装的超级块链接系统和方法。
5.在本发明的一个方面，一种存储器系统包括多个存储器封装和控制器，控制器被配置为控制多个存储器封装并且包括超级块管理器。每个封装包括多个管芯，每个管芯包括多个平面，每个平面包括多个物理块。多个存储器封装包括若干存储器封装和至少一个存储器封装，该若干存储器封装中的每一个具有第一数量的管芯，该一个存储器封装具有第二数量的管芯。超级块管理器被配置为：在多个存储器封装中选择设定数量的管芯，该管芯的设定数量小于多个存储器封装中的管芯的总数量；生成包括所选择的管芯上的具有相同编号或不同编号的物理块的超级块；重复该选择和该生成以生成多个超级块；并且对从多个超级块之中选择的超级块执行操作。
6.在本发明的另一方面，一种用于操作包括多个存储器封装的存储器系统的方法包括在多个存储器封装中选择设定数量的管芯。该管芯的设定数量小于多个存储器封装中的管芯的总数量。每个封装包括多个管芯，每个管芯包括多个平面，每个平面包括多个物理块。多个存储器封装包括若干存储器封装和至少一个存储器封装，该若干存储器封装中的每一个具有第一数量的管芯，该一个存储器封装具有第二数量的管芯。进一步，该方法包括：生成包括所选择的管芯上的具有相同编号或不同编号的物理块的超级块；重复该选择和该生成以生成多个超级块；并且对从多个超级块之中选择的超级块执行操作。
7.根据下面的描述，本发明的其他方面将变得显而易见。
附图说明
8.图1是示出根据本发明的实施例的数据处理系统的框图。
9.图2是示出根据本发明的实施例的存储器系统的框图。
10.图3是示出根据本发明的实施例的存储器装置的存储块的电路图。
11.图4是示出根据本发明的实施例的存储器系统的示图。
12.图5是示出存储器封装的结构的示例的示图。
13.图6是示出超级块的链接的示例的示图。
14.图7是示出根据本发明的实施例的超级块的链接的示图。
15.图8是示出根据本发明的实施例的超级块的链接的示例的示图。
16.图9是示出根据本发明的实施例的用于管理超级块的操作的流程图。
具体实施方式
17.参照相应附图更详细地描述本发明的各个实施例。然而，本发明可以以不同的形式实施，因此不应解释为限于本文所述的实施例。相反，这些实施例是为了使本公开是彻底且完整的，并且将本发明的范围充分传达给本领域技术人员。此外，在本文中对“实施例”、“另一实施例”等的引用不一定仅针对一个实施例，并且对任何这种短语的不同引用不一定针对相同的实施例。在整个本公开中，相同的附图标记在本发明的附图和实施例中指代相同的部分。
18.本发明可以以多种方式实施，包括作为过程；设备；系统；在计算机可读存储介质上实施的计算机程序产品；和/或处理器，诸如适用于运行存储在联接到处理器的存储器上和/或由联接到处理器的存储器提供的指令的处理器。在本说明书中，这些实施方案或本发明可以采用的任何其他形式可以称为技术。通常，可以在本发明的范围内改变所公开的过程的步骤的顺序。除非另有说明，否则被描述为适用于执行任务的诸如处理器或存储器的组件可以被实施为临时被配置为在给定时间执行该任务的通用组件或被制造为执行该任务的特定组件。如本文中所使用的，术语“处理器”等是指适用于处理诸如计算机程序指令的数据的一个或多个装置、电路和/或处理内核。
19.下面结合示出本发明各方面的附图提供本发明的实施例的详细描述。结合这些实施例描述本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求书限制。本发明包含在权利要求书的范围内的许多替代方案、修改方案和等效方案。在下面的描述中提出许多具体细节，以提供对本发明的透彻理解。提供这些细节是为了示例；可以根据权利要求书来实践本发明，而无需这些具体细节中的一些或全部。为了清楚起见，未详细描述与本发明相关的技术领域中已知的技术材料，从而不会不必要地模糊本发明。
20.图1是示出根据本发明的实施例的数据处理系统2的框图。
21.参照图1，数据处理系统2可以包括主机装置5和存储器系统10。存储器系统10可以从主机装置5接收请求并且响应于接收到的请求而操作。例如，存储器系统10可以存储待由主机装置5访问的数据。
22.可以利用各种类型的电子装置中的任意一种来实施主机装置5。在各个实施例中，主机装置5可以包括诸如以下的电子装置：台式计算机、工作站、三维(3d)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器和/或数字视频记录器和数字视频播放器。在各个实施例中，主机装置5可以包括诸如以下的便携式电子装置：移动电话、智能电话、电子书、mp3播放器、便携式多媒体播放器(pmp)和/或便携式游戏机。
23.可以利用诸如固态驱动器(ssd)和存储卡的各种类型的存储装置中的任意一种来
实施存储器系统10。在各个实施例中，可以提供存储器系统10作为诸如以下的电子装置中的各种组件中的一种：计算机、超移动个人计算机(pc)(umpc)、工作站、上网本计算机、个人数字助理(pda)、便携式计算机、网络平板pc、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(pmp)、便携式游戏装置、导航装置、黑盒、数码相机、数字多媒体广播(dmb)播放器、3维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、数据中心的存储装置、能够在无线环境中接收和传输信息的装置、射频识别(rfid)装置、以及家庭网络的各种电子装置之一、计算机网络的各种电子装置之一、远程信息处理网络的电子装置之一或计算系统的各种组件之一。
24.存储器系统10可以包括存储器控制器100和半导体存储器装置200。存储器控制器100可以控制半导体存储器装置200的全部操作。
25.半导体存储器装置200可以在存储器控制器100的控制下执行一个或多个擦除操作、编程操作和读取操作。半导体存储器装置200可以通过输入/输出线来接收命令cmd、地址addr和数据data。半导体存储器装置200可以通过电力线接收电力pwr，并且通过控制线接收控制信号ctrl。根据存储器系统10的设计和配置，控制信号ctrl可以包括命令锁存使能信号、地址锁存使能信号、芯片使能信号、写入使能信号、读取使能信号以及其他操作信号。
26.存储器控制器100和半导体存储器装置200可以集成在诸如固态驱动器(ssd)的单个半导体器装置中。ssd可以包括将数据存储在ssd中的存储装置。当存储器系统10用于ssd中时，可以显着提高联接到存储器系统10的主机装置(例如，图1的主机装置5)的操作速度。
27.存储器控制器100和半导体存储器装置200可以集成在诸如存储卡的单个半导体器装置中。例如，可以这样集成存储器控制器100和半导体存储器装置200以配置：个人计算机存储卡国际协会(pcmcia)的个人计算机(pc)卡、紧凑型闪存(cf)卡、智能媒体(sm)卡、记忆棒、多媒体卡(mmc)、缩小尺寸的多媒体卡(rs-mmc)、微型尺寸版本的mmc(微型mmc)、安全数字(sd)卡、迷你安全数字(迷你sd)卡、微型安全数字(微型sd)卡、安全数字大容量(sdhc)和/或通用闪存(ufs)。
28.图2是示出根据本发明的实施例的存储器系统的框图。例如，图2的存储器系统可以描绘图1所示的存储器系统10。
29.参照图2，存储器系统10可以包括存储器控制器100和半导体存储器装置200。存储器系统10可以响应于来自主机装置(例如，图1的主机装置5)的请求而操作，并且特别地，存储待由主机装置访问的数据。
30.存储器装置200可以存储待由主机装置访问的数据。
31.可以利用诸如动态随机存取存储器(dram)和/或静态随机存取存储器(sram)的易失性存储器装置或者诸如只读存储器(rom)、掩模rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、铁电随机存取存储器(fram)、相变ram(pram)、磁阻ram(mram)和/或电阻式ram(rram)的非易失性存储器装置来实施存储器装置200。
32.存储器控制器100可以控制数据在存储器装置200中的存储。例如，存储器控制器100可以响应于来自主机装置的请求而控制存储器装置200。存储器控制器100可以向主机
装置提供从存储器装置200读取的数据，并且可以将由主机装置提供的数据存储到存储器装置200中。
33.存储器控制器100可以包括：存储装置110、可以被实施为诸如中央处理单元(cpu)的处理器的控制组件120、错误校正码(ecc)组件130、主机接口(i/f)140和存储器接口(i/f)150，它们通过总线160联接。
34.存储装置110可以用作存储器系统10和存储器控制器100的工作存储器，并且存储用于驱动存储器系统10和存储器控制器100的数据。当存储器控制器100控制存储器装置200的操作时，存储装置110可以存储由存储器控制器100和存储器装置200使用的用于诸如读取操作、写入操作、编程操作和擦除操作这些操作的数据。
35.可以利用诸如静态随机存取存储器(sram)或动态随机存取存储器(dram)的易失性存储器来实施存储装置110。如上所述，存储装置110可以将由主机装置使用的数据存储在存储器装置200中用于读取操作和写入操作。为了存储数据，存储装置110可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
36.控制组件120可以响应于来自主机装置的相应请求而控制存储器系统10的一般操作，特别是对存储器装置200的写入操作和读取操作。控制组件120可以驱动称为闪存转换层(ftl)的固件，以控制存储器系统10的一般操作。例如，ftl可以执行诸如逻辑到物理(l2p)映射、损耗均衡、垃圾收集和/或坏块处理的操作。l2p映射被称为逻辑块寻址(lba)。
37.ecc组件130可以在读取操作期间检测和校正从存储器装置200读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ecc组件130可以不校正错误位，而是可以输出指示校正错误位失败的错误校正失败信号。
38.在各个实施例中，ecc组件130可以基于诸如以下的编码调制来执行错误校正操作：低密度奇偶校验(ldpc)码、博斯-查德胡里-霍昆格姆(bose-chaudhri-hocquenghem，bch)码、涡轮码、涡轮乘积码(tpc)、里德-所罗门(reed-solomon，rs)码、卷积码、递归系统码(rsc)、网格编码调制(tcm)、分组编码调制(bcm)。然而，错误校正不限于这些技术。如此，ecc组件130可以包括用于合适的错误校正操作的任何和所有电路、系统或装置。
39.主机接口140可以通过诸如以下的各种接口协议中的一种或多种与主机装置通信：通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci-e或pcie)、小型计算机系统接口(scsi)、串列scsi(sas)、串行高级技术附件(sata)、并行高级技术附件(pata)、增强型小型磁盘接口(esdi)和/或电子集成驱动器(ide)。
40.存储器接口150可以提供存储器控制器100和存储器装置200之间的接口，以允许存储器控制器100响应于来自主机装置的请求而控制存储器装置200。存储器接口150可以生成针对存储器装置200的控制信号并且在控制组件120的控制下处理数据。当存储器装置200是诸如nand闪速存储器的闪速存储器时，存储器接口150可以生成针对存储器的控制信号并且在控制组件120的控制下处理数据。
41.存储器装置200可以包括存储器单元阵列210、控制电路220、电压生成电路230、行解码器240、页面缓冲器250(页面缓冲器250可以是页面缓冲器的阵列的形式)、列解码器260以及输入和输出(输入/输出)电路270。存储器单元阵列210可以包括可以存储数据的多个存储块211。电压生成电路230、行解码器240、页面缓冲器250、列解码器260和输入/输出电路270可以形成存储器单元阵列210的外围电路。外围电路可以对存储器单元阵列210执
行编程操作、读取操作或擦除操作。控制电路220可以控制外围电路。
42.电压生成电路230可以生成各种电平的操作电压。例如，在擦除操作中，电压生成电路230可以生成诸如擦除电压和通过电压的各种电平的操作电压。
43.行解码器240可以与电压生成电路230以及多个存储块211电连通。行解码器240可以响应于由控制电路220生成的行地址而在多个存储块211之中选择至少一个存储块，并且将由电压生成电路230提供的操作电压传输到所选择的存储块。
44.页面缓冲器250可以通过位线bl(图3所示)与存储器单元阵列210联接。页面缓冲器250可以响应于由控制电路220生成的页面缓冲器控制信号而利用正电压对位线bl进行预充电，在编程操作和读取操作中将数据传输到所选择的存储块和从所选择的存储块接收数据，或者临时存储所传输的数据。
45.列解码器260可以将数据传输到页面缓冲器250和从页面缓冲器250接收数据，或者将数据传输到输入/输出电路270和从输入/输出电路270接收数据。
46.输入/输出电路270可以将从外部装置(例如，图1的存储器控制器100)接收的命令和地址传输到控制电路220，将数据从外部装置传输到列解码器260，或者通过输入/输出电路270来将数据从列解码器260输出到外部装置。
47.控制电路220可以响应于命令和地址来控制外围电路。
48.图3是示出根据本发明的实施例的半导体存储器装置的存储块的电路图。例如，图3的存储块可以是图2所示的存储器单元阵列210的存储块211中的任意一个。
49.参照图3，存储块211可以包括联接到行解码器240的多个字线wl0至wln-1、漏极选择线dsl和源极选择线ssl。这些线可以并行设置，其中多个字线处于dsl和ssl之间。
50.存储块211可以进一步包括分别联接到位线bl0至blm-1的多个单元串221。每列的单元串可以包括一个或多个漏极选择晶体管dst以及一个或多个源极选择晶体管sst。在所示的实施例中，每个单元串具有一个dst和一个sst。在单元串中，多个存储器单元或存储器单元晶体管mc0至mcn-1可以串联在选择晶体管dst和sst之间。存储器单元中的每一个可以形成为存储1位数据的单层单元(slc)、存储2位数据的多层单元(mlc)、存储3位数据的三层单元(tlc)或存储4位数据的四层单元(qlc)。
51.每个单元串中的sst的源极可以联接到公共源极线csl，并且每个dst的漏极可以联接到相应的位线。单元串中的sst的栅极可以联接到ssl，并且单元串中的dst的栅极可以联接到dsl。单元串上的存储器单元的栅极可以联接到相应的字线。也就是说，存储器单元mc0的栅极联接到相应的字线wl0，存储器单元mc1的栅极联接到相应的字线wl1等。联接到特定字线的存储器单元组可以称为物理页面。因此，存储块211中的物理页面的数量可以对应于字线的数量。
52.页面缓冲器250可以包括联接到位线bl0至blm-1的多个页面缓冲器251。页面缓冲器251可以响应于页面缓冲器控制信号而操作。例如，页面缓冲器251可以在读取或验证操作期间临时存储通过位线bl0至blm-1接收的数据或者感测位线的电压或电流。
53.在一些实施例中，存储块211可以包括nand型闪速存储器单元。然而，存储块211不限于这种单元类型，而是可以包括nor型闪速存储器单元。存储器单元阵列210可以被实施为组合两种或更多种类型的存储器单元的混合闪速存储器，或者控制器被嵌入存储器芯片内部的1-nand闪速存储器。
54.图4是示出根据本发明的实施例的存储器系统10的示图。
55.参照图4，存储器系统10可以包括存储器控制器100和存储器装置500。在一些实施例中，可以基于nand闪存利用固态驱动器(ssd)来实施存储器系统10。存储器控制器100可以控制存储器装置500以对存储器装置500执行各种操作(例如，读取操作、写入操作和擦除操作)。进一步，存储器控制器100可以控制存储器装置500以执行诸如垃圾收集和损耗均衡的后台操作。在一些实施例中，存储器控制器100可以包括超级块管理器400。下面描述超级块管理器400的细节。
56.存储器装置500可以包括多个存储器封装，例如，包括第零存储器封装(ce0)510至第(k-1)存储器封装(ce(k-1))590的k个存储器封装。存储器装置500可以通过一个或多个通道(例如，2、4或8个通道)联接到控制器10。在图4所示的示例中，存储器封装可以通过不同的通道来联接到存储器控制器100。存储器封装可以是包含存储器芯片的小型电路板。存储器封装的非限制性示例可以包括单列直插式存储器模块(simm)、双列直插式存储器模块(dimm)、小外形双列直插式存储器模块(sodimm)和rambus内联式存储器模块(rimm)。
57.图5是示出存储器封装(例如，图4的存储器封装(ce0)510)的结构的示例的示图。
58.参照图5，存储器封装(ce0)510可以包括多个管芯，例如，包括第一管芯(die 1)至第p管芯(die p)的p个管芯。每个管芯，例如，第一管芯(die 1)可以包括多个平面，例如，包括第一平面(plane 1)至第q平面(plane q)的q个平面。每个平面，例如，第一平面(plane 1)可以包括多个块，例如，包括第一块(block 1)至第r块(block r)的r个块。
59.在诸如nand闪存固态存储产品的存储器系统10中，可以通过将来自不同封装和管芯的物理块链接到超级块(sb)中来提高性能。通常，sb分布在所有可用的管芯中，以使并行性尽可能有效。管芯的数量(即，物理块的数量)是2的幂，以简化闪存转换层(ftl)算法。因此，可用sb的数量受限于每个管芯的块的数量。这允许不同的物理块并行操作。
60.图6是示出超级块的链接的示例的示图。
61.参照图6，示出具有八个封装(ce)并且每个封装两个管芯(d#)的sb的示例。为了在此处和下面简化进一步的描述，每个管芯只有一个平面。在所示的示例中，sb的量等于每个管芯(即平面)的物理块的数量。例如，第零超级块包括16个管芯(即，16个平面)d0-d15中的第零物理块。第一超级块包括16个管芯d0-d15中的第一物理块。第二超级块包括16个管芯d0-d15中的第二物理块。第三超级块包括16个管芯d0-d15中的第三物理块。第四超级块包括16个管芯d0-d15中的第四物理块。如此，对于如图6所示的典型sb链接，所有管芯上具有相同编号的物理块链接到一个sb。
62.当存储块中的空闲页面的数量不足以进行写入操作时，应通过诸如垃圾收集(gc)的设定操作来产生空闲页面。垃圾收集是通过选择编程牺牲超级块(sb)和空闲目标超级块(sb)、将有效页面的数据从牺牲sb移动到目标sb并且从牺牲sb中擦除物理块来使空闲区域可用的过程。为了满足服务质量(qos)要求，用于gc触发和节流(throttling)的算法可以在ftl中实施。该算法的主要思想是将gc工作拆分为小部分，以在主机和gc写入操作之间找到平衡。该算法基于多个阈值，例如，触发阈值、紧急阈值和节流阈值。触发阈值表示启用gc过程的空闲sb的数量。紧急阈值表示阻断主机写入命令处理以将所有所需资源分配给gc(即，避免耗尽空闲空间所需的紧急程序)的空闲sb的数量。用于主机和gc写入操作比率管理的节流阈值可以由空闲sb的数量定义。所述阈值的使用值会显著地影响qos特性。例如，通过
增加触发阈值来更早地启用gc过程导致gc工作的增加，因为牺牲sb对gc的有效性更高。另一方面，在稍后启用gc过程的情况下，牺牲sb的有效性更低，但gc写入优先级更高，以避免达到紧急阈值。
63.为了提高nand闪存产品的qos和性能特性，有必要使gc操作更有效。一种方法是增加可用sb的数量，以更准确和更灵活地调整gc触发和节流算法的使用阈值。大量可用的sb允许更精细地调整主机和后台gc操作之间的比率，并且使后台活动具有更多的空闲时间。然而，通过增加每个芯片的块的数量来增加预留空间(overprovisioning)的成本很高。与此同时，管芯交错的减少对顺序读取/写入性能有负面影响。因此，期望提供一种方案以使用每个封装具有不同数量的管芯的封装来增加sb的数量。
64.各个实施例提供一种方案，该方案使用非对称封装(即，每个封装具有不同数量的管芯的封装)的结构并且利用等于2的幂的管芯交错来将物理块链接到超级块(sb)。也就是说，sb包括所选择的封装的一些管芯上的具有相同或不同编号的物理块。实施例可以提供超级块的链接，例如，图7所示的超级块链接。在图7中，每个管芯仅包括一个平面。然而，本领域普通技术人员将理解的是，实施例可以容易地扩展到多平面的情况，即每个管芯包括多个平面的情况。链接方案可以由图4的超级块管理器400来管理。对于该链接，参数(或变量)可以如列表1所示来定义：
65.列表1：
[0066][0067]
如列表1中定义的，n0和n1表示对于不同封装的每个封装的管芯的数量，其中n0《n1。m0和m1表示每个封装分别具有n0和n1个管芯的封装的数量。n0和n1是2的幂。封装的总数量(m0 m1)也是2的幂。
[0068]
在一些实施例中，以上参数为：m0＝7，m1＝1，n0＝2并且n1＝4。在图7所示的示例中，封装的总数量(m0 m1)是2的幂(即，8)，并且n0和n1是2的幂。7个封装ce0至ce(k-1)(即，m0＝7)中的每一个具有第一数量的管芯(例如，2个管芯，n0＝2)，而1个封装cek(即，m1＝1)具有第二数量的管芯(例如，4个管芯，n1＝4)。即，多个封装ce0至ce(k-1)之中的至少一个封装ce(k-1)与其余的封装ce0至ce(k-2)不对称。
[0069]
对于图6所示的典型sb链接，当所有管芯上具有相同编号的物理块链接到一个sb时，管芯交错应该是(m0n0 m1n1)。在这种情况下，可用sb的数量是nb，其中nb是每个平面的物理块的数量。
[0070]
如图7所示，根据实施例，所有管芯上具有相同编号的所有物理块不链接到一个sb。而是，通过利用等于2的幂的管芯交错来链接物理块来生成一个sb。例如，一个sb可以包括(m0 m1)n0个物理块(例如，(7 1)
×
2＝16个物理块)。其余具有相同编号的物理块可能属于下一个sb。因此，第零超级块sb0可以包括从0到{(m0 m1)n
0-1}的管芯的物理块0(即，具有编号“0”的物理块)。第一超级块sb1可以包括从(m0 m1)n0到{m0n0 m1n
1-1}的管芯的物理块0和从0到{(m0 m1)n
0-(n
1-n0)m
1-1}的管芯的物理块1(即，具有编号“1”的物理块)。第二超级
块sb2可以包括从{(m0 m1)n
0-(n
1-n0)m1}到{m0n0 m1n
1-1}的管芯的物理块1和从0到{(m0 m1)n
0-2(n
1-n0)m
1-1}的管芯的物理块2(即，具有编号“2”的物理块)。第三超级块sb3可以包括从{(m0 m1)n
0-2(n
1-n0)m1}到{m0n0 m1n
1-1}的管芯的物理块2和从0到{(m0 m1)n
0-3(n
1-n0)m
1-1}的管芯的物理块3(即，具有编号“3”的物理块)。
[0071]
从图7可以看出，与图6的方案相比，实施例提供更多的sb。根据实施例，sb的总数量由公式确定。由于图6的方案提供nb个sb，因此实施例提供可用于操作(例如，读取操作、写入操作、擦除操作和诸如垃圾收集的后台操作)的额外的个sb。
[0072]
下面参照图8描述超级块的链接方案的示例。出于说明和描述目的，提供以下详细描述。无意将本发明限制为精确的形式。对链接方案的参数的修改可以满足特定要求。
[0073]
在图8所示的示例中，存在8个封装ce0-ce7和18个管芯d0-d17。与图6中的典型情况相比，在ce7中每个封装有4个管芯。一个sb包括16个管芯上的物理块。对于假设系统，其中管芯包括每个平面1000个块，如果所有可用的18个管芯以典型方式链接到sb，则的可用sb的总数量将为1000。对于相同的nand，所建议的具有16管芯交错的方法给出sb的总数量等于1125，这由上述公式确定。
[0074]
第零超级块sb0包括管芯[0,15]的物理块0。第一超级块sb1包括管芯[16,17]的物理块0和管芯[0,13]的物理块1。第二超级块sb2包括管芯[14,17]的物理块1和管芯[0,11]的物理块2。第三超级块sb3包括管芯[12,17]的物理块2和管芯[0,9]的物理块3。第四超级块sb4包括管芯[10,17]的物理块3和管芯[0,7]的物理块4。第五超级块sb5包括管芯[8,17]的物理块4和管芯[0,5]的物理块5。
[0075]
如此，任何sb都包括具有不同编号的物理块。然而，由于这些块位于不同的管芯上，因此诸如读取操作、写入操作和擦除操作的操作可以同时进行。预计基于sb的虚拟地址到物理地址的ftl转换变得更加复杂。还存在一个缺点。如果封装使用不同的通道，在某些情况下，可能破坏数据传输并行性。例如，考虑图8中的每个封装使用它的一个通道来传输数据。在这种情况下，管芯d14-d17的数据传输不是同时的。这意味着sb0的顺序数据传输比sb2快。然而，由于数据传输时间远小于编程或读取时间，因此该缺点并不明显。
[0076]
在相同水平的预留空间下，根据实施例的sb链接方法增加可用sb的数量。与此同时，不破坏读取操作/写入操作/擦除操作的并行性，并且存储器系统(例如，ssd)的成本不会急剧增加。额外的sb可以用于更准确的gc触发和节流算法调整，这会对存储器系统的qos产生积极影响。
[0077]
图9是示出根据本发明的实施例的用于管理超级块的操作900的流程图。操作900可以由图4中的存储器控制器100的超级块管理器400管理。
[0078]
参照图9，在操作910，存储器控制器100可以在多个存储器封装中选择一定数量的管芯。多个封装中的每一个可以包括多个管芯。每个管芯可以包括多个平面。每个平面可以包括多个物理块。在一些实施例中，管芯的设定数量小于多个存储器封装中的管芯的总数量。例如，如图8所示，管芯的设定数量为16，小于多个存储器封装中的管芯的总数量(例如，
18)。在一些实施例中，多个存储器封装可以包括若干存储器封装和至少一个存储器封装。该若干存储器封装中的每一个具有第一数量的管芯，并且该一个存储器封装具有第二数量的管芯。
[0079]
在操作920，存储器控制器100可以在所选择的管芯上生成包括具有相同编号或不同编号的物理块的超级块。在操作930，存储器控制器100可以重复选择和生成操作以生成多个超级块。
[0080]
在一些实施例中，多个存储器封装的数量是2的幂(例如，8)，并且该一个存储器封装是多个存储器封装之中的最后一个存储器封装(例如，ce7)。
[0081]
在一些实施例中，管芯的第一数量小于管芯的第二数量，并且管芯的第一数量和管芯的第二数量是2的幂。例如，管芯的第一数量为2，而管芯的第二数量为4。
[0082]
在一些实施例中，多个超级块包括彼此相邻的第一超级块和第二超级块。第一超级块包括所选择的管芯上的具有相同编号的物理块。例如，图8中的超级块0包括所选择的管芯d0-d15上的具有相同编号(即，0)的物理块。第二超级块包括所选择的管芯上的具有不同编号的物理块。例如，图8中的超级块1包括管芯d16-d17上编号为0的物理块以及管芯d0-d13上编号为1的物理块。
[0083]
多个超级块进一步包括与第二超级块相邻的第三超级块。第三超级块包括所选择的管芯上的具有不同编号的物理块。例如，图8中的超级块2包括管芯d14-d17上编号为1的物理块以及管芯d0-d11上编号为2的物理块。
[0084]
在操作940，存储器控制器100可以对从多个超级块之中选择的超级块执行操作。在一些实施例中，该操作包括读取操作、写入操作、擦除操作和垃圾收集操作中的至少一种。
[0085]
如上所述，实施例提供一种方案，该方案使用每个封装具有不同数量的管芯的非对称封装结构，并且利用等于2的幂的管芯交错来将物理块链接为超级块。实施例通过增加超级块的数量和改善诸如垃圾收集(gc)的后台操作的优化来改进存储器系统(例如，ssd产品)的性能和qos特性，而没有显着增加装置成本。
[0086]
尽管为了清楚起见和方便理解已经相当详细地示出和描述了前述实施例，但是本发明不限于所提供的细节。本领域技术人员鉴于前述公开将领会的是，存在许多实施本发明的替代方式。因此，所公开的实施例是说明性的而非限制性的。本发明旨在包括落入权利要求书范围内的所有修改和替代。