一种在PCIE夹具中生成参考时钟的电路的制作方法

一种在pcie夹具中生成参考时钟的电路
技术领域
1.本发明涉及电路板测试技术领域，更具体地说，是涉及一种在pcie夹具中生成参考时钟的电路。


背景技术：

2.印制电路板(printed circuit board，pcb板)，又称印刷电路板或印刷线路板，是电子产品物理支撑以及信号传输的重要组成部分。其中，在pcb板的pcie(外部器件互连协议)一致性测试里，我们需要用到clb夹具(compliance load board，兼容性负载板)夹具来测试pcie主板的性能，或者用cbb夹具(compliance base board，兼容性负载板)来测试pcie金手指卡的性能。
3.在该过程中，clb夹具或者cbb夹具上需要生成一组参考时钟信号，经过夹具板的rx0差分线传输到待测物中，以控制待测物的芯片发送不同速率的码型，从而在clb夹具或者cbb夹具后面接到示波器进行眼图测试，这是pcie测试协议所规定的。
4.关于生成的参考时钟信号具有严格要求，通用的参考时钟信号的频率为100mhz，持续周期为1ms，如此，该参考时钟信号才能输入到被测物芯片中，使被测物芯片产生切换的码型。
5.故需要一种在pcie夹具能够生成满足上述要求的参考时钟信号的方法。


技术实现要素：

6.为了在pcie中生成满足频率为100mhz、持续周期为1ms的参考时钟信号，本发明提供一种在pcie夹具中生成参考时钟的电路。
7.本发明技术方案如下所述：
8.一种在pcie夹具中生成参考时钟的电路，包括开关模块、控制模块及晶振模块，所述开关模块与所述晶振模块均与所述控制模块连接，所述晶振模块持续输出恒定频率的初始时钟信号并将所述初始时钟信号发送至所述控制模块，所述开关模块通过触发电路产生恒定时长的触发信号，所述开关模块将所述触发信号发送至时序模块，所述时序模块产生恒定时长的控制信号，所述时序模块将所述控制信号发送至所述控制模块，所述控制模块结合所述初始时钟信号与所述控制信号生成恒定时长的、恒定频率的参考时钟信号。
9.上述的一种在pcie夹具中生成参考时钟的电路，所述开关模块包括按钮开关，所述按钮开关经过两个通用逻辑门芯片连接所述时序模块的时序芯片，所述按钮开关输出低电平的触发信号，所述低电平触发信号经所述通用逻辑门芯片发送至所述时序芯片，所述时序芯片生成高电平的所述控制信号。
10.进一步的，所述按钮开关包括第八控件sw8与第九控件sw9，所述第八控件sw8的第一引脚分别连接所述第九控件sw9的第一引脚与其中一个所述通用逻辑门芯片的第五引脚，所述第八控件sw8的第二引脚连接所述第九控件sw9的第三引脚，所述第八控件sw8的第三引脚连接其中一个所述通用逻辑门芯片的第一引脚，所述第九控件sw9的第一引脚分别
连接所述第八控件sw8的第一引脚与其中一个所述通用逻辑门芯片的第五引脚，所述第九控件sw9的第三引脚连接所述第八控件sw8的第二引脚。
11.进一步的，所述时序芯片分别连接两个并联的电阻与一个接地的电容，所述时序芯片产生的所述控制信号的周期为t＝c
×
(ra
×
ra1)/(ra ra1)。
12.进一步的，所述通用逻辑门芯片包括第三芯片u3与第五芯片u5，所述按钮开关连接所述第三芯片u3的第一引脚与所述第三芯片u3的第五引脚，所述第三芯片u3的第三引脚与所述第三芯片u3的第四引脚经过插接件连接所述第五芯片u5的第一引脚、第五芯片u5的第二引脚、第五芯片u5的第十引脚及第五芯片u5的第十三引脚。
13.上述的一种在pcie夹具中生成参考时钟的电路，所述时序模块发送的控制信号经反向芯片连接所述控制模块。
14.进一步的，所述时序模块的时序芯片的第三引脚输出高电平的第一控制信号，所述第一控制信号经经过第一百一十插接件j110发送至所述反向芯片的第一引脚，所述反向芯片的第二引脚输出与所述第一控制信号等频率的低电平的第二控制信号，所述反向芯片输出所述第二控制信号至所述控制模块。
15.上述的一种在pcie夹具中生成参考时钟的电路，所述晶振模块设置差分时钟电路，所述差分时钟电路输出频率为100mhz的所述初始时钟信号。
16.进一步的，所述差分时差电路的第一输出端连接所述控制模块的控制芯片的第二引脚，所述差分时差电路的第二输出端连接所述控制芯片的第五引脚。
17.上述的一种在pcie夹具中生成参考时钟的电路，所述控制信号输入所述控制模块的控制芯片的第一引脚与所述控制芯片的第四引脚，所述晶振模块的差分时钟电路的输出端分别连接所述控制芯片的第二引脚与所述控制芯片的第五引脚，所述控制芯片的第三引脚与所述控制芯片的第六引脚输出所述参考时钟信号。
18.进一步的，所述控制芯片的第六引脚连接射频连接器，所述控制模块通过所述射频连接器发送所述参考时钟信号。
19.根据上述方案的本发明，其有益效果在于，本发明通过控制模块对恒定频率的持续输出的初始时序模块以及恒定时长的控制信号实现整合，从而生成了恒定时长与恒定频率的参考时钟信号，满足pcie一致性测试的要求，电路结构简单，成本低廉，有利于推广。
20.本发明通过设置按钮开关形成触发信号，并将触发信号作为控制信号的引信，通过控制芯片结合两个信号的方式，令最终生成的参考时钟信号的生成时间点、信号持续时长以及输出周期得到分别得到控制：按钮开关控制参考时钟信号的生成时间点，晶振模块输出的初始时钟信号的频率控制参考时钟信号的频率，时序模块输出的控制信号控制参考时钟信号的持续时长。整体控制性强，也便于编入各智能化系统中，提高电路板生产效率。
附图说明
21.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
22.图1为按钮开关与第三芯片u3的电路结构示意图。
23.图2为第五芯片u5的电路结构示意图。
24.图3为第二芯片u2的电路结构示意图。
25.图4为第四芯片u4的电路结构示意图。
26.图5为第一芯片u1与射频连接器的电路结构示意图。
具体实施方式
27.为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
28.一种在pcie夹具中生成参考时钟的电路，包括开关模块、控制模块及晶振模块，开关模块与晶振模块均与控制模块连接，晶振模块持续输出恒定频率的初始时钟信号并将初始时钟信号发送至控制模块，开关模块通过触发电路产生恒定时长的触发信号，开关模块将触发信号发送至时序模块，时序模块产生恒定时长的控制信号，时序模块将控制信号发送至控制模块，控制模块结合初始时钟信号与控制信号生成恒定时长的、恒定频率的参考时钟信号。
29.电路中包括晶振模块，该晶振模块接入电路后持续输出频率为100mhz的恒定的初始时钟信号。由于初始时钟信号属于持续输出的信号，其波形保持不变，并且是连续的，无法产生仅有1毫秒周期的信号波形。开关模块提供恒定时长的控制信号，按钮开关产生一个1毫秒的触发信号，低电平的触发信号经时序模块后输出1毫秒的高电平的控制信号。控制模块同时整合输出的高电平的控制信号与晶振模块输出的初始时钟信号，将高电平的控制信号进行反向处理，形成1毫秒的低电平的中间控制信号，控制模块的另一端输入晶振模块产生的100mhz的差分初始时钟信号，通过控制芯片的运算后形成持续1毫秒的频率为100mhz的参考时钟信号。
30.在本实施例中，具体电路如下：
31.如图1所示，按钮开关包括第八控件sw8与第九控件sw9。
32.第八控件sw8的第一引脚分别连接第九控件sw9的第一引脚、第九十四电阻r94的另一端及第三芯片u3的第五引脚，第八控件sw8的第二引脚连接第九控件sw9的第三引脚，第八控件sw8的第三引脚分别连接第九十三电阻r93的另一端与第三芯片u3的第一引脚，第八控件sw8的第四引脚与第八控件sw8的第五引脚均接地。
33.第九控件sw9的第一引脚分别连接第八控件sw8的第一引脚、第九十四电阻r94的另一端与第三芯片u3的第五引脚，第九控件sw9的第二引脚接地，第九控件sw9的第三引脚连接第八控件sw8的第二引脚，第九控件sw9的第四引脚与第九控件sw9的第五引脚均接地。
34.第九十三电阻r93的一端连接3.3v电源，另一端分别连接第八控件sw8的第三引脚与第三芯片u3的第一引脚。
35.第九十四电阻r94的一端连接3.3v电源，另一端分别连接第八控件sw8的第一引脚、第九控件sw9的第一引脚及第三芯片u3的第五引脚。
36.第三芯片u3的第一引脚分别连接第九十三电阻r93的另一端与第八控件sw8的第三引脚，第三芯片u3的第二引脚与第三芯片u3的第六引脚连接，第三芯片u3的第三引脚与第三芯片u3的第四引脚均连接输出电路与第三芯片u3的第十三引脚，第三芯片u3的第五引
脚分别连接第九十四电阻r94的另一端、第八控件sw8的第一引脚及第九控件sw9的第一引脚，第三芯片u3的第六引脚与第三芯片u3的第二引脚连接，第三芯片u3的第七引脚接地，第三芯片u3的第八引脚连接推挽输出电路，第三芯片u3的第九引脚分别连接第三芯片u3的第十引脚与第三芯片u3的第十一引脚，第三芯片u3的第十引脚分别连接第三芯片u3的第九引脚与第三芯片u3的第十一引脚，第三芯片u3的第十一引脚分别连接第三芯片u3的第九引脚与第三芯片u3的第十引脚，第三芯片u3的第十二引脚分别连接第二百一十六电阻r216的另一端与传输线脉冲发生器的第四引脚，第三芯片u3的第十三引脚分别连接输出电路、第三芯片u3的第三引脚及第三芯片u3的第四引脚，第三芯片u3的第十四引脚分别连接3.3v电源与第一百五十一电容c151的一端。
37.第一百五十一电容c151的一端分别连接第三芯片u3的第十四引脚与3.3v电源，另一端接地。
38.第二百一十六电阻r216的一端连接3.3v电源，另一端分别连接传输线脉冲发生器的第四引脚与第三芯片u3的第十二引脚。
39.传输线脉冲发生器的第一引脚连接第一百二十四插接件j124的第一引脚，传输线脉冲发生器的第二引脚连接第一百二十四插接件j124的第二引脚，传输线脉冲发生器的第三引脚接地，传输线脉冲发生器的第四引脚分别连接第二百一十六的一端与第三芯片u3的第十二引脚。
40.输出电路经第一百四十七插接件j147连接第五芯片u5。
41.如图2所示，第五芯片u5的第一引脚与第五芯片u5的第二引脚第五芯片u5的第十三引脚均连接第三芯片u3的第三引脚与第三芯片u3的第四引脚，第五芯片u5的第三引脚与第五芯片u5的第四引脚均连接第一百五十三电容c153的另一端，第五芯片u5的第五引脚分别连接第五芯片u5的第八引脚与第五芯片u5的第十二引脚，第五芯片u5的第六引脚连接第五芯片u5的第九引脚，第五芯片u5的第七引脚接地，第五芯片u5的第八引脚分别连接第五芯片u5的第五引脚与第五芯片u5的第十二引脚，第五芯片u5的第九引脚连接第五芯片u5的第六引脚，第五芯片u5的第十引脚连接第三芯片u3的第三引脚与第三芯片u3的第四引脚，第五芯片u5的第十一引脚连接第一百零四插接件j104的第二引脚，第五芯片u5的第十三引脚连接第三芯片u3的第三引脚与第三芯片u3的第四引脚，第五芯片u5的第十四引脚分别连接3.3v电源与第二百三十八电容c238的一端。
42.第一百五十三电容c153的一端接地，另一端连接第五芯片u5的第三引脚与第五芯片u5的第四引脚。
43.第二百三十八电容c238的一端分别连接第五芯片u5的第十四引脚与3.3v电源，另一端接地。
44.第一百零四插接件j104的第一引脚接地，第一百零四插接件j104的第二引脚连接第五芯片u5的第十一引脚。
45.第一百零四插接件j104连接第二芯片u2。
46.第五芯片u5的第十一引脚经过第一百零四插接件j104连接第二芯片u2的第二引脚。
47.如图3所示，第二芯片u2的第一引脚接地，第二芯片u2的第二引脚连接第五芯片u5的第十一引脚，第二芯片u2的第三引脚连接第一百一十插接件j110的第二引脚，第二芯片
u2的第四引脚分别连接3.3v电源、第一百电阻r100的一端、第一百零三电阻r103的一端及第二芯片u2的第八引脚，第二芯片u2的第五引脚悬空，第二芯片u2的第六引脚与第二芯片u2的第七引脚均连接第一百电阻r100的另一端、第一百零三电阻r103的另一端及第一百四十四电容c144的一端，第二芯片u2的第八引脚连接第二芯片u2的第四引脚、3.3v电源、第一百电阻r100的一端及第一百零三电阻r103的一端。
48.第一百电阻r100的一端分别连接3.3v电源、第一百零三电阻r103的一端、第二芯片u2的第四引脚及第二芯片u2的第八引脚，另一端分别连接第二芯片u2的第六引脚、第二芯片u2的第七引脚、第一百四十四电容c144的一端及第一百零三电阻r103的另一端。
49.第一百零三电阻r103的一端分别连接3.3v电源、第一百电阻r100的一端、第二芯片u2的第四引脚及第二芯片u2的第八引脚，另一端分别连接第二芯片u2的第六引脚、第二芯片u2的第七引脚、第一百四十四电容c144的一端及第一百电阻r100的另一端。
50.第一百四十四电容c144的一端分别连接第二芯片u2的第六引脚、第二芯片u2的第七引脚、第一百电阻r100的另一端及第一百零三电阻r103的另一端，另一端接地。
51.第一百一十插接件j110的第一引脚接地，第一百一十插接件j110的第二引脚连接第五芯片u5的第三引脚。
52.第五芯片u5的第三引脚连接第四芯片u4的第一引脚。
53.如图4所示，第四芯片u4的第一引脚连接第五芯片u5的第三引脚，第四芯片u4的第二引脚连接第一百零一插接件j101的第二引脚、第一芯片u1的第一引脚及第一芯片u1的第四引脚，第四芯片u4的第三引脚、第四芯片u4的第五引脚、第四芯片u4的第七引脚、第四芯片u4的第九引脚、第四芯片u4的第十一引脚及第四芯片u4的第十三引脚均接地，第四芯片u4的第四引脚、第四芯片u4的第六引脚、第四芯片u4的第八引脚、第四芯片u4的第十引脚及第四芯片u4的第十二引脚均悬空，第四芯片u4的第十四引脚分别连接3.3v电源、第二百三十七电容的一端。
54.第一百零一插接件j101的第一引脚接地，第一百零一插接件j101的第二引脚分别连接第四芯片u4的第二引脚、第一芯片u1的第一引脚及第一芯片u1的第四引脚。
55.如图5所示，第一芯片u1的第一引脚连接第一百零一插接件j101的第二引脚、第四芯片u4的第二引脚及第一芯片u1的第四引脚，第一芯片u1的第二引脚连接差分时钟电路第一输出端，第一芯片u1的第三引脚连接第一百二十电容c120的一端，第一芯片u1的第四引脚连接第一百零一插接件j101的第二引脚、第一芯片u1的第一引脚及第四芯片u4的第二引脚，第一芯片u1的第五引脚连接差分时钟电路第二输出端，第一芯片u1的第六引脚连接第一百一十九电容c119，第一芯片u1的第七引脚接地，第一芯片u1的第八引脚、第一芯片u1的第九引脚、第一芯片u1的第十一引脚及第一芯片u1的第十二引脚悬空，第一芯片u1的第十引脚与第一芯片u1的第十三引脚均连接第一百零四电阻，
56.第一百一十九电容c119的一端连接第一芯片u1的第六引脚，另一端连接第九十五电阻r95的一端。
57.第九十五电阻r95的一端连接第一百一十九电容c119的另一端，另一端分别连接第九十三射频连接器s93的第一引脚与第二百一十二电阻r212的一端。
58.第九十三射频连接器s93的a第一引脚分别连接第九十五电阻r95的另一端与第二百一十二电阻r212的一端，第九十三射频连接器s93的第二引脚、第九十三射频连接器s93
的第三引脚、第九十三射频连接器s93的第四引脚及第九十三射频连接器s93的第五引脚接地。
59.第二百一十二电阻r212的一端分别连接第九十五电阻r95的另一端与第九十三射频连接器s93的第一引脚，另一端接地。
60.第一百二十电容c120的一端连接第一芯片u1的第三引脚，另一端连接第九十六电阻r96的一端。
61.第九十六电阻r96的一端连接第一百二十电容c120的另一端，另一端连接第九十四射频连接器s94的第一引脚与第二百一十三电阻r213的一端。
62.第二百一十三电阻r213的一端分别连接第九十四射频连接器s94的第一引脚与第九十六电阻r96的另一端，第二百一十三电阻r213的另一端接地。
63.第九十四射频连接器s94的第一引脚分别连接第九十六电阻r96的另一端与第二百一十三电阻r213的一端，第九十四射频连接器s94的第二引脚、第九十四射频连接器s94的第三引脚、第九十四射频连接器s94的第四引脚及第九十四射频连接器s94的第五引脚均接地。
64.根据上述电路结构，按钮开关的第一引脚输出触发信号，触发信号沿着线路发送至第三芯片u3的第一引脚与第五引脚，从第三芯片u3的第三引脚与第三芯片u3的第四引脚经过第一百四十七插接件j147输出至第五芯片u5的第一引脚、第五芯片u5的第二引脚、第五芯片u5的第十引脚及第五芯片u5的第十三引脚，之后从第五芯片u5的第十引脚经过第一百零四插接件j104输出至第二芯片u2的第二引脚。按钮开关的控制芯片中，按下按钮开关时第二引脚和第一引脚连通，按钮开关处于松开状态时，按钮开关的两个控件的第二引脚和第三引脚连通，故在本实施例中，电路连接设置为第一引脚接地，第三引脚悬空，如此，当按下按钮开关时，能够产生一个低电平的触发信号。然后这个低电平的触发信号经过两个通用逻辑门芯片(第三芯片u3与第五芯片u5)，利用通用逻辑门芯片建立时序芯片在所有触发脉冲条件下都能正常工作，为时序芯片提供触发信号的锁存功能，确保时序芯片在按钮开关按下后仅被触发一次，使得最终产生的控制信号为持续恒定1毫秒的信号。
65.第五芯片u5的第十一引脚经过第一百零四插接件j104输出信号至第二芯片u2(时序芯片)的第二引脚，通过第一百电阻r100、第一百零三电阻r103及第一百四十四电容c144形成高电平的控制信号。根据时序芯片的运行原理，产生时钟信号的周期t＝c
×
(ra
×
ra1)/(ra ra1)，我们选取ra＝22k欧姆，ra1＝1k欧姆，c＝1uf，代入上述公式得到：t＝c
×
(ra
×
ra1)/(ra ra1)＝1uf
×
(22k
×
1k)/(22k 1k)≈1ms，满足既定要求。将上述计算结果套入第一百电阻r100、第一百零三电阻r103及第一百四十四电容c144中，得到第一百电阻r100的阻值为22k欧姆，第一百零三电阻r103的阻值为1k欧姆，第一百四十四电容c144的电容量为1uf。
66.得到的高电平的1毫秒的控制信号从第二芯片u2的第三引脚输出，经过第一百一十插接件j110发送至第四芯片u4的第一引脚。第四芯片u4为反向芯片，经过反向芯片的运算，高电平的控制信号实现反向变化，形成低电平的持续时间为1毫秒的控制信号。
67.低电平的控制信号自第四芯片u4的第二引脚输出至第一芯片u1的第一引脚与第一芯片u1的第四引脚，第一芯片u1为控制芯片，在同一时间，晶振模块经过差分时钟电路的两个输出端将初始的差分时钟信号(频率为100mhz)发送至第一芯片u1的第二引脚与第一
芯片u1的第五引脚，根据第一芯片u1(控制芯片)的运算，第一芯片u1的第三引脚与第三芯片u3的第六引脚输出持续时间为1毫秒、100mhz的参考时钟信号，通过射频连接器发送出去。
68.在本实施例中，第一芯片u1(控制芯片)的型号为qs3vh125s1g。
69.在本实施例中，第四芯片u4(反向芯片)的型号为sn74lvc04adr。
70.在本实施例中，第二芯片u2(时序芯片)的型号为lmc555cmx。
71.在本实施例中，第三芯片u3(通用逻辑门芯片)的型号为sn74ac00dr。
72.在本实施例中，第五芯片u5(通用逻辑门芯片)的信号为sn74ac00dr
73.以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。