半导体元件及其制造方法与流程

1.本技术案主张2021年2月10日申请的美国正式申请案第17/172,415号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开是有关一种半导体元件及其制造方法，特别是指一种具有电阻降低元件的半导体元件以及一种具有电阻降低元件的半导体元件的制造方法。


背景技术：

3.半导体元件被用于各种电子应用中，例如个人计算机，移动电话，数码相机和其他电子设备。为了满足日益严苛的计算效能需求，半导体元件的尺寸不断地被缩小。然而，缩小尺寸导致了制程中出现各种问题，并且这些问题更不断衍生出不同状况。因此，在提高质量、良率、性能和可靠性以及降低复杂性方面仍然面临着挑战。
4.上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。


技术实现要素：

5.本公开的一方面提供了一种半导体元件，该半导体元件包含一鳍片；一栅极结构，设于该鳍片上；一掺杂区，设于该鳍片的一侧；一接触件，设于该掺杂区上；及一导电覆盖层，设于该接触件上；其中该导电覆盖层包含锗化铜。
6.在本公开的实施例中，该半导体元件还包含一第一介电层，设于该栅极结构上，其中该接触件的顶表面所在的垂直层级，位于该第一介电层的顶表面的垂直层级的上方。
7.在本公开的实施例中，该半导体元件还包含一接触间隙壁，分别设于该接触件的一侧面上，并且位于该第一介电层和该掺杂区之间。
8.在本公开的实施例中，该掺杂区的顶表面所在的垂直层级位于该鳍片的顶表面的上方。
9.在本公开的实施例中，该栅极结构包含一栅极介电层，设于该鳍片上；一栅极导电层，设于该栅极介电层上；及一栅极填充层，设于该栅极导电层上。
10.在本公开的实施例中，该半导体元件还包含一底部导电层，设于该接触件和该掺杂区之间，其中该底部导电层包含硅化钛，硅化镍，硅化镍铂，硅化钽或硅化钴。
11.在本公开的实施例中，该半导体元件还包含一掩埋绝缘层位于该鳍片下方。
12.在本公开的实施例中，该半导体元件还包含一第一介电层和一第二介电层，该第一介电层设于该栅极结构上，该第二介电层设于该第一介电层上，其中该接触件沿着该第一介电层和该第二介电层设置，并且突出于该第二介电层的顶表面。
13.在本公开的实施例中，该接触件包含一下部，设于该掺杂区上，并位在该第一介电层下方；一中间部，位于该下部上，并沿着该第一介电层设置；及一上部，位于该中间部上，并沿着该第二介电层设置，且突出于该第二介电层的顶表面；其中该导电覆盖层设于该上
部上。
14.在本公开的实施例中，该下部的宽度大于该中间部的宽度。
15.在本公开的实施例中，该上部的宽度大于该中间部的宽度。
16.在本公开的实施例中，该上部的宽度大于该下部的宽度。
17.本公开的另一方面提供了一种半导体元件，包含一鳍片；一栅极结构，设于该鳍片上；一掺杂区设于该鳍片的一侧；一接触件，设于该掺杂区上；及一顶部导电层，设于该接触件上；其中该顶部导电层包含硅化钛，硅化镍，硅化镍铂，硅化钽或硅化钴。
18.在本公开的实施例中，该半导体元件还包含一阻障层，位于该接触件和该栅极结构之间，以及该接触件和该掺杂区。
19.在本公开的实施例中，该半导体元件还包含一第一介电层和一阻障间隙壁，该第一介电层位于该栅极结构上，该接触件和该阻障层沿该第一介电层设置，并且突出于该第一介电层的顶表面，及该阻障间隙壁设于该阻障层的一侧面和该第一介电层的顶表面上。
20.在本公开的实施例中，该半导体元件还包含一第一介电层和一第二介电层，该第一介电层设于该栅极结构上，该第二介电层设于该第一介电层上，其中该接触件包含：一下部，设于该掺杂区上，并位在该第一介电层下方；一中间部，位于该下部上，并沿着该第一介电层设置；及一上部，位于该中间部上，并沿着该第二介电层设置，且突出于该第二介电层的顶表面；其中该顶部导电层位于该上部上。
21.在本公开的实施例中，该半导体元件还包含一阻障层和一阻障间隙壁，其中该阻障层设于该下部和该中间部之间，及该中间部和该第一介电层之间，并且位于该上部的一侧面上，且该阻障间隙壁位于该阻障层的一侧面和该第二介电层的顶表面上。
22.在本公开的实施例中，该半导体元件还包含一底部导电层，设于该下部和该掺杂区之间，其中该底部导电层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
23.本公开的另一方面提供一种半导体元件，包含一鳍片；一栅极结构，设于该鳍片上；一第一介电层，设于该栅极结构上；一掺杂区，设于该鳍片的一侧；一接触件，包含：一下部，设于该掺杂区上，并位在该第一介电层下方；一中间部，位于该下部上，并沿着该第一介电层设置的中间部；及一上部设于该中间部上；以及一绝缘层，设于该第一介电层上，并相邻于该上部。
24.本公开的另一方面提供一种半导体元件的制造方法，包含在一鳍片上形成一栅极结构；在该鳍片的一侧形成一掺杂区；在该掺杂区上形成一接触件；及在该接触件上形成一导电覆盖层；其中该一导电覆盖层包含锗化铜。
25.由于本公开的半导体元件的设计是利用锗化铜形成导电覆盖层，其可减小半导体元件的接触电阻，进而可有效改善半导体元件的性能，并可以减少半导体元件的能量消耗。
26.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
27.参阅实施方式与权利要求合并考量图式时，可得以更全面了解本技术案的公开内容，图式中相同的元件符号是指相同的元件。
28.图1为根据本公开的一实施例的一种半导体元件的制造方法的流程图。
29.图2至图7分别为根据本公开的实施例的半导体元件的制作流程的剖面示意图。
30.图8为根据本公开的另一实施例的一种半导体元件的制造方法的流程图。
31.图9至图15分别为根据本公开的另一实施例的半导体元件的制作流程的剖面示意图。
32.图16至图19分别为根据本公开的另一实施例的半导体元件的制作流程的剖面示意图。
33.图20和21分别为根据本公开的另一实施例的半导体元件的制作流程的剖面示意图。
34.图22为根据本公开的另一实施例的一种半导体元件的制造方法的流程图。
35.图23至图30分别为根据本公开的另一实施例的半导体元件的制作流程的剖面示意图。
36.图31至图33分别为根据本公开的若干实施例的半导体元件的剖面示意图。
37.其中，附图标记说明如下：
38.1a：半导体元件
39.1b：半导体元件
40.1c：半导体元件
41.1d：半导体元件
42.1e：半导体元件
43.1f：半导体元件
44.1g：半导体元件
45.1h：半导体元件
46.10：方法
47.20：方法
48.30：方法
49.101：接触件
50.101s：侧面
51.101ts：顶表面
52.101-1：下部
53.101-3：中间部
54.101-5：上部
55.101-5s：侧面
56.103：导电覆盖层
57.105：阻障层
58.105ts：顶表面
59.107：顶部导电层
60.109：阻障间隙壁
61.111：底部导电层
62.113：绝缘层
63.200：栅极结构
64.200s：侧面
65.200ts：顶表面
66.201：栅极介电层
67.201ts：顶表面
68.203：栅极导电层
69.203ts：顶表面
70.205：栅极填充层
71.205ts：顶表面
72.207：栅极间隙壁
73.207ts：顶表面
74.301：掺杂区
75.301ts：顶表面
76.401：基板
77.403：鳍片
78.403s：侧面
79.403ts：顶表面
80.405：栅极间介电层
81.407：接触间隙壁
82.501：第一介电层
83.501ts：顶表面
84.503：第二介电层
85.503ts：顶表面
86.601：第一光罩层
87.601o：第一开口
88.603：第二光罩层
89.603o：第二开口
90.605：第三光罩层
91.605o：第三开口
92.607：第四光罩层
93.607o：第四开口
94.609：第五光罩层
95.609o：第五开口
96.611：空间
97.701：半导体材料
98.703：牺牲材料
99.703ts：顶表面
100.705：绝缘材料
101.w1：宽度
102.w2：宽度
103.w3：宽度
104.w4：宽度
105.w5：宽度
106.w7：宽度
107.w8：宽度
108.w9：宽度
109.w10：宽度
具体实施方式
110.本公开的以下说明伴随并入且组成说明书的一部分的图式，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
111.「一实施例」、「实施例」、「例示实施例」、「其他实施例」、「另一实施例」等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用「在实施例中」一语并非必须指相同实施例，然而可为相同实施例。
112.为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的较佳实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。
113.在本公开中，半导体元件通常是指可以通过利用半导体特性而起作用的元件，且电光元件、发光显示元件、半导体电路和电子元件都包含在半导体元件的类别中。
114.应当注意的是，在本公开的描述中，上方(或之上)是对应于箭头z所指方向，下方(或之下)是对应相反于箭头z所指的方向。
115.图1为根据本公开的一实施例的一种半导体元件1a的制造方法10的流程图。图2至图7分别为根据本公开的实施例的半导体元件1a的制作流程的剖面示意图。
116.请参照图1及图2。在步骤s11，可以在基板401上形成多个鳍片403，可以在所述鳍片403上形成多个栅极结构200，并且可在相邻成对的栅极结构200之间形成多个掺杂区301。
117.如图2所示，基板401可以包含块状硅或另一种合适的基板材料，例如块状半导体。在一实施例中，基板401可以包含硅材料。适用于基板401的含硅材料的具体实施可以包含但不限于硅、硅锗、碳掺杂的硅锗、碳化硅锗、碳掺杂的硅，碳化硅及前述材料的多层结构。尽管硅是晶片制造中主要使用的半导体材料，但在一些实施例中，可以采用替代半导体材料作为附加层，例如但不限于锗、砷化镓、氮化镓、硅锗、碲化镉、硒化锌，锗锡等。
118.如图2所示，多个鳍片403可以形成在基板401上，且彼此相互间隔。在一实施例中，所述鳍片403可以通过使基板401的一部分凹陷而形成。换句话说，所述鳍片403可以由与基板401相同的材料形成。在一实施例中，所述鳍片403可以采用后续的图案化工艺，通过沉积半导体层而形成。该半导体层可以包含例如元素半导体，诸如硅或锗；化合物半导体，例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟，或其他iii-v族化合物半导体，或ii-vi族化合物半导体，或其组合。应当注意的是，所述鳍片403包含三个鳍片403，惟其数量不限于此。例如，所述鳍片403的数量可以小于三个或大于三个。
119.如图2所示，多个栅极结构200可以分别对应地形成在所述鳍片403上，并且彼此间隔。为易于说明，本公开仅以一个栅极结构200作为示例说明。具体地，伪栅极结构(未图示)可以形成在该鳍片403上。多个栅极间隙壁207可以形成在该伪栅极结构的两侧面上。选择性蚀刻工艺可用来去除该伪栅极结构，并在先前占据该伪栅极结构的地方形成一栅极开口(未图示)。该栅极结构200可以形成在该栅极开口中。该栅极结构200可以包含一栅极介电层201，一栅极导电层203和一栅极填充层205。
120.请参照图2。该栅极介电层201可具有u形的断面轮廓，且可以形成在该鳍片403上。栅极介电层201可具有约0.5纳米(nm)与约5.0nm之间的厚度。在一实施例中，该栅极介电层201的厚度可为约0.5nm与2.5nm之间。该栅极介电层201可以由例如高k介电材料形成，诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氧氮化物、金属铝酸盐、硅酸锆、铝酸锆或其组合所制。
121.具体地，该栅极介电层201可以由氧化铪、氧化铪硅、氮氧化铪硅、氧化铪硅、铪钛氧化物、氧化铪锆、氧化铪镧、氧化镧、氧化锆、氧化钛、氧化钽、氧化钇、锶钛氧化物、钡钛氧化物、钡锆氧化物、镧硅氧化物、铝硅氧化物、氧化铝、氮化硅、氮氧化硅、氮氧化硅或其组合所制。在其他实施例中，该栅极介电层201可以是多层结构，其包含，例如一层氧化硅和另一层高k介电材料。
122.请参照图2，该栅极导电层203可以共形地形成在该栅极介电层201上。该栅极导电层203可以具有u形的断面轮廓。该栅极导电层203的厚度可以在约10埃与约200埃之间。该栅极导电层203的顶表面203ts可以与该栅极介电层201的顶表面201ts基本共面。
123.在一实施例中，该栅极导电层203可包含共形地形成在该栅极介电层201上的一覆盖层(未图示)，以及共形地形成在该覆盖层上的一个或多个功函数调节层(未图示)。在一实施例中，该覆盖层可以包含在该栅极介电层201上的第一子层(未图示)和在该第一子层上的第二子层(未图示)。该第一子层可以采用氮化钛，通过原子层沉积，化学气相沉积等工艺形成，该第二子层可以采用氮化钽，通过原子层沉积，化学气相沉积等工艺形成。
124.在一实施例中，所述功函数调节层可以由例如p型功函数金属材料和n型功函数金属材料形成。p型功函数材料可以包含诸如钌、钯、铂、钴、镍和导电金属氧化物，氮化钛或其组合的成分。n型金属材料可以包含诸如铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛和碳化铝)，铝化物或它们的组合的成分。所述功函数调整层可以通过使用原子层沉积，化学气相沉积等形成。所述功函数调节层可以将半导体元件1a的阈值电压(vt)设置为预定值。在一实施例中，所述功函数调节层具有双重目的：阈值电压vt设置和栅极导体。
125.如图2所示，可以在该栅极导电层203上形成该栅极填充层205，用以完全填充该栅
极开口。该栅极填充层205的顶表面205ts可以与该栅极导电层203的顶表面203ts和该栅极介电层201的顶表面201ts基本共面。该栅极介电层201的顶表面201ts、该栅极导电层203的顶表面203ts，和该栅极填充层205的顶表面205ts一起构成该栅极结构200的顶表面200ts。
126.该栅极填充层205可以由例如钨、铝、钴、钌、金、银、钛、铂等或前述组合所制，并且可以通过化学气相沉积、物理气相沉积、电镀、热或电子束蒸发、或前述组合的方式形成。
127.在一实施例中，可以在该栅极介电层201和该鳍片403之间形成一栅极界面层(未图示)。该栅极界面层可以由氧化物形成，并且可以通过热氧化，原子层沉积或化学气相沉积等工艺形成。例如，该栅极界面层可以是氧化硅。在一实施例中，该栅极界面层的厚度可为约8埃与10埃之间。该栅极界面层可以在半导体元件1a的制造期间促进该栅极介电层201的形成。
128.请参照图2，多个掺杂区301可以分别对应地形成在所述鳍片403的侧面403s上，并且在相邻的一对栅极结构200之间。为易于说明，本公开仅以一个掺杂区301作为示例说明。该掺杂区301的顶表面301ts可设在一垂直层级，其位在该鳍片403的顶表面403ts的上方，并位在该栅极结构200的顶表面200ts的垂直层级以下。该掺杂区301可以通过外延生长工艺形成，例如快速热化学气相沉积、低能等离子体沉积、超高真空化学气相沉积、大气压化学气相沉积或分子束外延。在一实施例中，用于n型元件的外延材料可以包含硅、碳化硅、磷掺杂的硅碳、磷掺杂的硅锗、磷化硅，磷掺杂的硅锗锡等。用于p型元件的外延材料可以包含硅锗、掺硼硅锗、锗、掺硼锗、锗锡、掺硼锗锡，或掺硼iii-v化合物材料。
129.在一实施例中，可以使用适当的前体原位掺入掺杂剂。该掺杂区301的掺杂剂浓度可约为1e19原子/cm3到约1e21原子/cm3之间。应当注意，术语“原位”是指用以决定掺杂层的导电类型的该掺杂剂是于在形成掺杂层的工艺步骤例如外延沉积中所引入。术语“导电类型”表示p型或n型的掺杂剂区域。
130.在一实施例中，可以采用外延预清洗工艺来去除鳍片403的侧面403s上的氧化物材料薄层。外延预清洗工艺可以是等离子体辅助干法蚀刻工艺，该工艺包含同时暴露半导体材料于氢，三氟化氮(nf3)和氨气(nh3)等离子体副产物或使用含氢氟酸的溶液进行湿法蚀刻。
131.请参照图2，栅极间隙壁207可以分别对应地形成在栅极结构200的侧面200s上，并且邻近掺杂区301。栅极间隙壁207的顶表面207ts可以与栅极结构200的顶表面200ts基本共面。栅极间隙壁207的宽度可以在约3nm和约10nm之间。栅极间隙壁207可以由例如氮化硅，碳化硅氮化硼、氧碳氮化硅、碳氮化硅、氧化硅等形成。
132.如图2所示，多个栅极间介电层405可以分别对应地形成在所述掺杂区301上，并且位在相邻的一对栅极结构200之间。为易于说明，本公开仅以一个栅极间介电层405作为示例说明。该栅极间介电层405可以与该栅极结构200相对，并且该栅极间隙壁207介于两者之间。该栅极间介电层405可以由例如氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k电介质材料或前述的组合形成。
133.请参照图1，图3和图4。在步骤s13，可在栅极结构200上形成第一介电层501，并在第一介电层501上形成第二介电层503，并进一步形成第一开口601o以暴露出掺杂区301。
134.如图3所示，第一介电层501可以形成在栅极结构200、栅极间隙壁207和栅极间介电层405上。第一介电层501可具有约3nm与约10nm或5nm之间的厚度，或者约在100nm至
100nm之间。第一介电层501可以通过任何合适的沉积工艺形成，例如原子层沉积或化学气相沉积。在一实施例中，第一介电层501可以由例如氮化硅、氮化硅硼碳、氮化硅碳或氧化硅碳形成。在一实施例中，第一介电层501可以由例如氧化硅、硼磷硅玻璃、未掺杂硅玻璃、氟化硅玻璃、低k介电材料、氮化硅、氮氧化硅、氮化硅碳氮化硼、氮化硅碳或氧碳氮化硅所制。
135.请参照图3。第二介电层503可以形成在第一介电层501上。第二介电层503可具有约10nm与约30nm之间的厚度。第二介电层503可通过任何合适的沉积工艺形成，例如原子层沉积或化学气相沉积。在一实施例中，第二介电层503可由对第一介电层501具有蚀刻选择性的材料形成。在一实施例中，第二介电层503可以由诸如氧化硅的氧化物形成。
136.如图3所示，可以在第二介电层503上形成一第一光罩层601。在一实施例中，第一光罩层601可以是光阻剂层。在一实施例中，第一光罩层601可以包含在第二介电层503上的硬式掩膜层和在硬式掩膜层上的光阻剂层。第一光罩层601可经图形化形成所述第一开口601o。
137.如图4所示，第二介电层503的部分、第一介电层501的部分，以及栅极间介电层405的部分可通过蚀刻工艺去除，用以形成所述第一开口601o。换句话说，可以沿着第二介电层503，第一介电层501和栅极间介电层405设置所述第一开口601o。可以通过所述第一开口601o暴露掺杂区301。第一开口601o的宽度w1可以小于掺杂区301的宽度w2。栅极间介电层405可被所述第一开口601o分割，进而形成与栅极间隙壁207相邻的接触间隙壁407。第一光罩层601可以在形成第一开口601o之后去除。
138.请参照图1及图5。在步骤s15，多个接触件101可形成在第一开口601o中。
139.如图5所示，导电材料，例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如碳化钽，碳化钛，钽镁碳化物)、金属氮化物(例如氮化钛)、过渡金属铝化物，或前述材料的组合可以通过沉积工艺沉积到第一开口601o中。在沉积之后，可执行诸如化学机械研磨的平坦化工艺，直到暴露第二介电层503的顶表面503ts，用以去除多余的材料，进而替后续的处理步骤提供平坦的表面，并且同时形成接触件101。具体地，接触件101可以电连接到掺杂区301。接触间隙壁407可设置在接触件101的侧面101s上，并位在第一介电层501和掺杂区301之间，用以电性隔离接触件101和栅极结构200。
140.请参照图1及图6。在步骤s17，可以使第二介电层503凹陷，以露出接触件101的侧面101s及上部。如图6所示，可通过蚀刻工艺使第二介电层503的顶表面503ts凹陷。在蚀刻过程中，第二介电层503与接触件101的蚀刻速率比可为约在100∶1至约1.05∶1之间，为约在15∶1至约2∶1，或约在10∶1至约2∶1之间。在蚀刻过程之后，接触件101的侧面101s的上部突出第二介电层503的顶表面503ts。换句话说，接触件101的顶表面101ts所在的垂直层级位在第二介电层503的顶表面503ts的垂直层级的上方。
141.请参照图1及图7，在步骤s19，多个导电覆盖层103可形成于接触件101上。为易于说明，本公开仅以一个导电覆盖层103作为示例说明。如图7所示，导电覆盖层103可以形成在该接触件101的顶表面101ts上、在接触件101的侧面101s的上部上，以及在该第二介电层503上。该导电覆盖层103可由，例如锗化铜所形成。在一实施例中，该导电覆盖层103可通过，例如溅射、电子束热蒸发、汽固反应，或外延生长来形成。在本实施例中，由外延生长形成的该导电覆盖层103为提供较低的电阻率的优选方案。
142.由具有高的热稳定性，低的体电阻率和扩散阻障特性的锗化铜形成的导电覆盖层
103，可以减小接触件101与要电连接到接触件101的导电部件之间的接触电阻。导电覆盖层103可以被称为电阻降低元件。
143.在一实施例中，介电层之一可以被省略。例如，可以省略第二介电层503。接触件101可以从第一介电层501的顶表面501ts突出。导电覆盖层103可以形成在接触件101的顶表面101ts上，在接触件101的侧面101s的上部上，以及在第一介电层501上。在另一实施例中，第一介电层501可以被省略。
144.图8为根据本公开的另一实施例的半导体元件1b的制造方法20。图9至图15分别为根据本公开的另一实施例的半导体元件的制作流程的剖面示意图。请参照图8和图9，在步骤s21中，多个鳍片403可形成在基板401上。所述鳍片403上可形成多个栅极结构200，进而可在相邻的成对的该等栅极结构200之间形成多个掺杂区301，并且进行介电质蚀刻工艺，用以暴露所述掺杂区301。
145.如图9所示，可以通过与图2实施例的相似制程来制造中间半导体元件。栅极间介电层405(如图2所示)可在介电质蚀刻工艺之后去除。在介电质蚀刻过程中，栅极间介电层405与栅极间隙壁207的蚀刻速率比可在约100∶1至约1.05∶1之间，约15∶1至约2∶1之间，或者约10∶1至约2∶1之间。在介电质蚀刻过程中，栅极间介电层405与栅极结构200的蚀刻速率比可在约100∶1至约1.05∶1之间，约15∶1至约2∶1之间，或者约10∶1至约2∶1之间。在介电质蚀刻过程中，栅极间介电层405与掺杂区301的蚀刻速率比可以在约100∶1至约1.05∶1之间，约15∶1至约2∶1之间，或者约10∶1至约2∶1之间。在介电质蚀刻工艺之后，可能会发生栅极间隙壁207的角腐蚀。
146.请参照图8及图10，在步骤s23，在掺杂区301上形成接触件101的下部101-1。如图10所示，可以沉积接触材料以过度填充图9所示的中间半导体元件。随后可进行平坦化工艺，例如化学机械研磨，以去除多余的材料，进而为后续处理步骤提供平坦的表面，并同时形成接触件101的下部101-1。该平坦化工艺可“过度研磨”以去除栅极间隙壁207具有腐蚀角的部分。接触件101的下部101-1可与栅极结构200相对设置，且栅极间隙壁207位于两者之间。应当注意的是，与图7相比，在接触件101的侧面上并未设置接触间隙壁。
147.请参照图11至图13，在步骤s25，可在栅极结构200上形成第一介电层501，在第一介电层501上形成第二介电层503，可沿着第一介电层501形成第二开口603o，及可以沿着第二介电层503形成第三开口605o。如图11所示，第一介电层501可以形成在栅极结构200上，在栅极间隙壁207上，以及在接触件101的下部101-1上。第一介电层501可具有在约3nm与约10nm，或约5nm之间的厚度。第一介电层501可通过任何合适的沉积工艺形成，例如原子层沉积或化学气相沉积。在一实施例中，第一介电层501可以由例如氮化硅、氮化硅硼碳、氮化硅碳或氧化硅碳形成。在一实施例中，第一介电层501可以由例如氧化硅、硼磷硅玻璃、未掺杂硅玻璃、氟化硅玻璃、低k介电材料、氮化硅、氮氧化硅、氮化硅碳氮化硼、氮化硅碳或氧碳氮化硅所制。
148.如图11所示，第二介电层503可以形成在第一介电层501上。第二介电层503可具有在约10nm与约30nm之间的厚度。第二介电层503可以通过任何合适的沉积工艺形成，例如原子层沉积或化学气相沉积。在一实施例中，第二介电层503可由对第一介电层501具有蚀刻选择性的材料形成。在一实施例中，第二介电层503可由诸如氧化硅的氧化物形成。
149.请参照图11，一第二光罩层603可在第二介电层503上形成。在一实施例中，第二光
罩层603可以是光阻剂层。在一实施例中，第二光罩层603可包含在第二介电层503上的硬式掩膜层和在硬式掩膜层上的光刻胶层。第二光罩层603可具有第二开口603o的图案。
150.请参照图12，可通过第一蚀刻工艺去除第二介电层503的部分和第一介电层501的部分，用以形成第二开口603o。在此阶段，第二开口603o可沿着第二介电层503和第一介电层501设置。第二开口603o用于暴露接触件101的下部101-1，且第二开口603o的宽度w3可以小于接触件101的下部101-1的宽度w4。第二光罩层603可在形成第二开口603o之后被去除。
151.请参照图12，可以在第二介电层503上形成一第三光罩层605。在一实施例中，第三光罩层605可以是光阻剂层。在一实施例中，第三光罩层605可包含在第二介电层503上的硬式掩膜层和在硬式掩膜层上的光阻剂层。第三光罩层605可具有第三开口605o的图案。
152.请参照图13。可通过第二蚀刻工艺去除第二介电层503的部分，用以形成第三开口605o。第三开口605o从第二开口603o处沿着第二介电层503变宽。第三开口605o的宽度w5可大于第二开口603o的宽度w3。在一实施例中，第三开口605o的宽度w5可等于或大于接触件101的下部101-1的宽度w4。
153.请参照图8、14和15，在步骤s27中，可在第二开口603o中形成接触件101的中间部101-3，在第三开口605o中形成接触件101的上部101-5，并且在上部101-5上形成导电覆盖层103。
154.如图14所示，导电材料，例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物、金属氮化物，过渡金属铝化物或前述组合，可通过沉积工艺沉积到第二开口603o和第三开口605o中。在沉积之后，可进行诸如化学机械研磨的平坦化工艺，直到暴露第二介电层503的顶表面503ts，以去除多余的材料，进而替后续的处理步骤提供基本平坦的表面，并且同时形成第二开口603o中的接触件101的中间部101-3，和第三开口605o中的接触件101的上部101-5。
155.接触件101的宽度(或尺寸)对整体结构相对关键。如果接触件101相对于掺杂区301的宽度太小，虽不会造成栅极结构200的短路，但可能形成很高的接触电阻。如果接触件101相对于掺杂区301的宽度太大，虽然接触电阻低，但可能会造成栅极结构200短路。如图14所示，上部101-5的宽度w8可大于中间部101-3的宽度w7。在一实施例中，上部101-5的宽度w8可等于或大于下部101-1的宽度w4。在本实施例中，下部101-1较宽的宽度和上部101-5较宽的宽度可通过增加接触面积来减小接触电阻。同时，中间部101-3的较窄宽度可以避免增加栅极结构200发生短路的可能性。因此，具有本公开接触件101结构的半导体元件1b的总接触电阻可被减小。
156.如图15所示，可通过蚀刻工艺使第二介电层503的顶表面503ts凹陷。在蚀刻过程之后，上部101-5的侧面101-5s的上方部位可以从第二介电层503的顶表面503ts突出形成。换句话说，上部101-5的顶表面101-5ts所在的垂直层级位于第二介电层503的顶表面503ts的垂直层级的上方。
157.如图15所示，导电覆盖层103可以形成在上部101-5的顶表面101-5ts上、在上部101-5的侧面101-5s的上方部位上，以及在第二介电层503上。导电覆盖层103可以由例如锗化铜形成。在一实施例中，导电覆盖层103可以通过例如溅射、电子束热蒸发、汽固反应或外延生长来形成。在本实施例中，由外延生长形成的导电覆盖层103为提供较低的电阻率的优选方案。
158.由具有高的热稳定性，低的体电阻率和扩散阻障特性的锗化铜形成的导电覆盖层
103，可以减小接触件101的上部101-5与要电连接到接触件101的导电部件之间的接触电阻。
159.请参照图16至图19分别为根据本公开的另一实施例的半导体元件1c的制作流程的剖面示意图。
160.如图16所示，可以通过与图1至图10实施例的相似制程来制造中间半导体元件。阻障材料可在第一开口601o中和第二介电层503的顶表面503ts上共形地形成。该阻障材料可以是例如钛、氮化钛、铂、镍或前述的组合。在本实施例中，该阻障材料可以是钛。随后，可通过沉积工艺将诸如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物、金属氮化物、过渡金属铝化物或前述组合的导电材料沉积到第一开口601o中。在沉积过程之后，可进行诸如化学机械研磨的平坦化工艺，直到暴露第二介电层503的顶表面503ts，用以去除多余的材料，进而为后续的处理步骤提供平坦的表面，并且同时形成接触件101，并将该阻障材料制备成阻障层105。
161.如图17所示，可通过蚀刻工艺使第二介电层503的顶表面503ts凹陷。在蚀刻过程中，第二介电层503与接触件101的蚀刻速率比可在约100∶1至约1.05∶1之间，在约15∶1至约2∶1之间，或者在约10∶1至约2∶1之间。在蚀刻过程中，第二介电层503与阻障层105的蚀刻速率比可在约100∶1至约1.05∶1之间，在约15∶1至约2∶1之间，或者约10∶1至约2∶1之间。在蚀刻之后，接触件101的上部和阻障层105的上部突出于第二介电层503的顶表面503ts。
162.如图18所示，一种由半导体材料701所制的层可以共形地形成，用以覆盖第二介电层503的顶表面503ts，接触件101的上部及阻障层105的上部。半导体材料701可以是例如，硅或锗。于此实施例中，半导体材料701可以是硅。
163.请参照图19。可进一步进行热处理。在热处理期间，接触件101和阻障层105的金属原子可以与半导体材料701的层的硅原子发生化学反应，以在接触件101上形成顶部导电层107，及在阻障层105的侧面105s和顶表面105ts上形成阻障间隙壁109。顶部导电层107和阻障间隙壁109可包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。热处理可以是动态表面退火工艺。经过热处理之后，可进行清洁工艺以去除未反应的半导体材料701。清洁工艺可为，例如使用氢氧化钾的湿法蚀刻。顶部导电层107和阻障间隙壁109可以减小接触件101的接触电阻。换句话说，顶部导电层107和阻障间隙壁109可以称为电阻降低元件。
164.在一实施例中，介电层之一可以被省略。例如，可以省略第二介电层503。接触件101可突出于第一介电层501的顶表面501ts。顶部导电层107可形成在接触件101的顶表面101ts上，而阻障间隙壁109可形成在阻障层105的侧面105s的上部上，及在第一介电层501上。于另一实施例中，可以省略第一介电层501。
165.图20和21分别为根据本公开的另一实施例的半导体元件1d的制作流程的剖面示意图。
166.如图20所示，可以通过与图18和19实施例的相似制程来制造中间半导体元件。阻障材料可以在第二开口603o和第三开口605o中以及第二介电层503的顶表面503ts上共形地形成。该阻障材料可以是例如钛、氮化钛、铂、镍或前述的组合。随后，可以通过沉积工艺将诸如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物、金属氮化物、过渡金属铝化物或它们的组合的导电材料沉积到第二开口603o和第三开口605o中。在沉积工艺之后，可以执行诸如化学机械研磨的平坦化工艺，直到暴露第二介电层503的顶表面503ts，以去除多余的材料，进
而为后续的处理步骤提供平坦的表面，并且同时形成接触件101的中间部101-3和上部101-5，并将该阻障材料制备成阻障层105。为易于说明，本公开仅以一个阻障层105作为示例说明。
167.如图20所示，该阻障层105可以形成在下部101-1和中间部101-3之间，在第一介电层501和中间部101-3之间，在第一介电层501和上部101-5之间，在上部101-5的侧面101-5s上。
168.请参照图21，相似于图17至图19所示的步骤可用以形成顶部导电层107和阻障间隙壁109。顶部导电层107可以分别对应地形成在上部101-5的顶表面101-5ts上。阻障间隙壁109可以形成在阻障层105的侧面105s上、在阻障层105的顶表面105ts上，以及在第二介电层503的顶表面503ts上。
169.图22为根据本公开的另一实施例的一种半导体元件1e的制造方法30的流程图。图23至图30分别为根据本公开的另一实施例的半导体元件1e的制作流程的剖面示意图。
170.请参照图22和图23。在步骤s31，可在基板401上形成多个鳍片403，在所述鳍片403上形成多个栅极结构200，在相邻成对的所述栅极结构200之间形成多个掺杂区301，及在所述栅极结构200上形成第一介电层501。
171.如图23所示，可通过与图2和图3的实施例相似的制程来形成栅极结构200、栅极间隙壁207、掺杂区301、基板401、鳍片403、栅极间介电层405，和第一介电层501。第四光罩层607可形成在第一介电层501上，并图案化形成第四开口607o。
172.请参照图22至图25。在步骤s33，第四开口607o是形成用以暴露掺杂区301。在第一介电层501上形成牺牲材料层703，用以填充第四开口607o。
173.请参照图23和图24。可通过蚀刻工艺去除第一介电层501的部分和栅极间介电层405的部分，用以形成第四开口607o。换句话说，第四开口607o可以沿着第一介电层501和栅极间介电层405设置。掺杂区301可通过第四开口607o而暴露。栅极间介电层405可被第四开口607o划分，并且形成与栅极间隙壁207相邻的接触间隙壁407。可在形成第四开口607o之后去除第四光罩层607。
174.如图25所示，牺牲材料层703可沉积在图24所示的中间半导体元件上。可通过诸如化学机械研磨的平坦化工艺为后续的处理步骤提供平坦的表面。第五光罩层609可以形成在牺牲材料层703上，并图案化形成第五开口609o。
175.在一实施例中，牺牲材料703可以是例如掺杂的氧化物，诸如硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氟化硅酸盐玻璃、碳掺杂的硅氧化物等。与未掺杂的氧化物相比，当被蒸汽氟化氢蚀刻时，掺杂的氧化物可以表现出更快的蚀刻速率。这可能是由于未掺杂氧化物的较低密度特性。替代地，在一实施例中，牺牲材料703可以由例如热可分解聚合物或热可降解聚合物形成。当暴露于超过该热可分解聚合物的分解温度或该热可降解聚合物的降解温度的温度时，该热可分解聚合物或该热可降解聚合物分解或降解为气态。
176.请参照图22及图25至图28。在步骤s35中，可以形成多个第五开口609o以暴露第一介电层501，并且可在所述第五开口609o中形成多个绝缘层113。
177.如图25和26所示，可通过蚀刻工艺以去除牺牲材料层703的部分，用以形成所述第五开口609o。第一介电层501的部分可通过所述第五开口609o而暴露。第五光罩层609可以在形成所述第五开口609o之后被去除。
178.如图27所示，一种由绝缘材料705所制的层可形成在牺牲材料层703上，并填充所述第五开口609o。在一实施例中，绝缘材料705可以是例如未掺杂的氧化物，例如氧化硅或未掺杂的硅玻璃。替代地，在一实施例中，绝缘材料705可以是例如氮化硅、氧化硅、氮氧化硅、氮氧化硅、可流动的氧化物、未掺杂的二氧化硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氟化硅玻璃，碳掺杂的氧化硅或前述的组合。
179.如图28所示，可进行诸如化学机械研磨的平坦化工艺，直到牺牲材料层703的顶表面703ts被暴露，用以去除多余的材料，进而为后续的处理步骤提供平坦的表面，并且同时形成绝缘层113。
180.请参照图22及图29。在步骤s37，可以通过去除牺牲材料层703来形成空间611。
181.如图29所示，牺牲材料层703可被去除，并且可以原位形成空间611。换句话说，可在先前由牺牲材料层703占据的位置中形成空间611，且可以通过空间611暴露掺杂区301。
182.在一实施例中，可使用蒸汽氟化氢来去除牺牲材料层703以形成空间611。由于牺牲材料703(掺杂氧化物)和绝缘层113(未掺杂氧化物)之间的密度差，氟化氢蒸汽对掺杂氧化物的蚀刻速率较高；因此，可以通过蒸汽氟化氢去除牺牲材料层703，并且可以保留绝缘层113。
183.替代地，在一实施例中，施加热处理以去除包含热可分解聚合物或热可降解聚合物的牺牲材料层703。热处理的温度可以为约300℃至约450℃。优选地，加热过程的温度可以为约350℃至约420℃。
184.请参照图22和图30。在步骤s39，在空间611中形成多个接触件101。
185.如图30所示，可通过沉积工艺将诸如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物、金属氮化物、过渡金属铝化物或前述组合的导电材料沉积到空间611中。在沉积之后，可进行诸如化学机械研磨的平坦化工艺，直到暴露绝缘层113的顶表面113ts，以去除多余的材料，进而为后续的处理步骤提供平坦的表面，并且同时形成接触件101。接触件101可以电耦合到掺杂区301。
186.为易于说明，本公开仅以一个接触件101作为示例说明。接触件101可以包含下部101-1，中间部101-3和上部101-5。下部101-1可形成在掺杂区301上、在第一介电层501之下，并且在多个接触间隙壁407之间。中间部101-3可形成在下部101-1上，并且沿着第一介电层501设置。上部101-5可形成在中间部101-3上，并且在对应的一对相邻的绝缘层113之间。上部101-5的宽度w10可以大于中间部101-3的宽度w9。通过上部101-5较宽的宽度可增加接触面积，进而减小接触电阻。
187.图31至图33分别为根据本公开的若干实施例的半导体元件1f，1g和1h的剖面示意图。
188.如图31所示，半导体元件1f可以具有与图30实施例相似的结构。在图31所示与图7相同或类似的部件是以相同的元件标号标记，并且省略重复的描述。半导体元件1f可包含底部导电层111。底部导电层111可设置在接触件101和掺杂区301之间，并可由例如硅化钛、硅化镍、硅化镍铂，硅化钽或硅化钴形成。底部导电层111的厚度可为约2nm与约20nm之间。底部导电层111可以减小接触件101与掺杂区301之间的接触电阻。
189.如图32所示，半导体元件1g可具有与图7实施例的相似结构。在图31所示与图7相同或类似的部件是以相同的元件标号标记，并且省略重复的描述。半导体元件1g可包含设
置在鳍片403下方的掩埋绝缘层409。换句话说，掩埋绝缘层409可设置在鳍片403与基板401之间。掩埋绝缘层409可由晶体或非晶体介电材料形成，例如氧化物和/或氮化物。此外，掩埋绝缘层409可以是诸如氧化硅的介电氧化物。又于另一实施例中，掩埋绝缘层409可以是诸如氮化硅或氮化硼的介电氮化物。于另一个实施例中，掩埋绝缘层409可以包含介电氧化物和介电氮化物的堆迭，例如可为以任何顺序堆迭的氧化硅及氮化硅或氮化硼。掩埋绝缘层409可具有约10nm至200nm之间的厚度。掩埋绝缘层409可以消除栅极结构200之间的漏电流，并减小与掺杂区301相关的寄生电容。
190.如图33所示，半导体元件1h可具有与图33实施例的相似结构。在图33所示与图21相同或类似的部件是以相同的元件标号标记，并且省略重复的描述。半导体元件1h可包含底部导电层111。底部导电层111可设置在接触件101的下部101-1和掺杂区301之间，并可由例如硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴所形成。底部导电层111的厚度可为约2nm与约20nm之间，且底部导电层111可以减小接触件101的下部101-1与掺杂区301之间的接触电阻。
191.本公开的一方面提供了一种半导体元件，该半导体元件包含一鳍片；一栅极结构，位于该鳍片上；一掺杂区，位于该鳍片的一侧上；一接触件，位于该掺杂区上；以及一导电覆盖层，位于该接触件上的；其中该导电覆盖层包含锗化铜。
192.本公开的另一方面提供了一种半导体元件，该半导体元件包含一鳍片；一栅极结构，位于该鳍片上；一掺杂区，位于该鳍片的一侧上；一接触件，位于该掺杂区上；以及一顶部导电层，位于该接触件上；其中该顶部导电层包含硅化钛、硅化镍、硅化镍铂、硅化钽或硅化钴。
193.本公开的另一方面提供了一种半导体元件，该半导体元件包含一鳍片；一栅极结构，位于该鳍片上；一第一介电层，位于该栅结构上；一掺杂区，位于该鳍片的一侧上；一接触件，其分别包含一下部，设在该掺杂区上，且位在该第一介电层之下、一中间部，设在该下部上，并且沿着该第一介电层设置，及一上部，设在该中间部上；以及一绝缘层，设在该第一介电层上，并且相邻于该上部。
194.本公开的另一方面提供一种半导体元件的制造方法，该制造方法包含：在一鳍片上形成一栅极结构；在该鳍片的一侧上形成一掺杂区；在该掺杂区上形成一接触件；以及在该接触件上形成一导电覆盖层，其中该导电覆盖层包含锗化铜。
195.由于本公开的半导体元件的设计，由锗化铜形成的导电覆盖层103可以减小半导体元件1a的接触电阻。因此，可以改善半导体元件1a的性能，并且可以减少半导体元件1a的能量消耗。
196.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
197.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本技术案的权利要求内。