双向半导体器件、制造方法、电路及电子设备与流程

1.本技术涉及电子技术领域，具体涉及一种双向半导体器件、制造方法、电路及电子设备。


背景技术：

2.如图1a所示，在传统手机充电保护中，常用一颗晶体管m来单向隔离保护后端ic(集成电路芯片)，当检测到vbus端出现高电压时，从充电器(slave charger)会控制晶体管m关断，从而保护手机内部芯片。由于一颗晶体管m无法实现双向保护功能，因此在无线充电保护电路中需要使用两颗晶体管，即晶体管m1和晶体管m2，通过晶体管m1和晶体管m2的源极互相连接来实现双向保护，如图1b所示的无线充电保护电路。
3.两颗晶体管实现双向保护时在pcb(printed circuit board，印制电路板)上会占据较大面积，不利于减小终端体积和重量。


技术实现要素：

4.鉴于此，本技术提供一种双向半导体器件、制造方法、电路及电子设备，以解决现有的使用两颗晶体管实现双向保护时占据较大面积，不利于减小终端体积和重量的问题。
5.本技术提供的一种双向半导体器件，包括至少一个元胞结构，所述元胞结构包括：衬底；位于所述衬底上方的双层外延，所述双层外延包括第一外延；位于所述双层外延内的沟槽，以及形成于所述沟槽底部第一外延内的掺杂源极；位于所述沟槽内的第一栅极、第二栅极和至少一连接部，所述沟槽的底部暴露出所述掺杂源极，所述连接部与所述掺杂源极接触，所述第一栅极和所述第二栅极分别位于所述连接部的两侧；所述第一栅极、所述第二栅极与所述外延和所述连接部之间均形成有隔离介质层。
6.本技术的双向半导体器件通过沟槽底部的第一外延内的掺杂源极、第一栅极、第二栅极和与所述掺杂源极接触的连接部，可以实现面积较小的双向半导体器件，使用该双向保护器件实现双向保护功能时，减小了终端体积和重量。
7.可选的，所述双层外延还包括第二外延，所述第二外延位于所述第一外延上方，所述掺杂源极的电子通过所述第一外延流向所述第二外延以形成电流通道。
8.可选的，所述第二外延包括第一漂移区和第二漂移区；所述元胞结构还包括：位于所述沟槽两侧的所述第二外延上的第一漏极掺杂区和第二漏极掺杂区；所述第一漂移区位于所述沟槽的一侧，所述第一漏极掺杂区位于所述第一漂移区的上方；所述第二漂移区位于所述沟槽的另一侧，所述第二漏极掺杂区位于所述第二漂移区的上方。
9.可选的，所述隔离介质层包括：形成于所述第一栅极、所述第二栅极与所述双层外延之间的第一介质层；形成于所述第一栅极、所述第二栅极与所述连接部之间的第二介质层，形成于所述连接部与所述第一漂移区和所述第二漂移区之间的第三介质层，且所述第三介质层的厚度大于所述第一介质层的厚度和所述第二介质层的厚度。
10.由于第三介质层为凸型源极多晶硅和n型漂移区的层间介质层，当第三介质层的
厚度较大时，可以辅助n型漂移区耗尽，在满足电荷平衡条件时，n型漂移区掺杂浓度可适当提高，在不影响耐压的前提下，降低双向半导体器件整体的导通电阻。
11.可选的，所述第一介质层为栅极氧化层；所述第二介质层为二氧化硅或氧化铪、氧化锆；所述第三介质层为二氧化硅或氧化物-氮化物-氧化物。
12.可选的，所述连接部为导电材料；所述双向半导体器件还包括：形成于所述连接部上表面的源极导电部，所述连接部的底部通过所述沟槽底部的开口与所述掺杂源极接触，所有所述连接部的顶部均通过导电孔与所述源极导电部电连接。
13.可选的，所述导电材料为源极多晶硅。
14.可选的，所述沟槽的槽口处有第四介质层；所述第四介质层上有所述源极导电部，所述源极导电部上具有源极凸出部，所述源极凸出部贯穿所述第四介质层中的通孔，并与所述源极多晶硅连接。
15.可选的，所述双向半导体器件还包括：两个柱形掺杂区，所述柱形掺杂区分别位于所述第一漂移区和所述第二漂移区内，且与所述第一外延接触。
16.可选的，所述第四介质层上还有第一漏极导电部和第二漏极导电部，所述第一漏极导电部和所述第二漏极导电部具有凸出部，所述凸出部分别贯穿所述第四介质层中的通孔，并分别与所述第一漏极掺杂区和所述第二漏极掺杂区连接。
17.可选的，所述元胞结构为多个时，多个所述元胞结构呈阵列排布。
18.一种双向半导体器件的制造方法，包括：提供衬底，在所述衬底上方形成双层外延，所述双层外延包括第一外延；在所述双层外延内形成沟槽；在所述沟槽底部第一外延内形成掺杂源极；在所述沟槽内形成第一栅极、第二栅极以及至少一连接部，以及位于所述第一栅极、所述第二栅极与所述衬底和所述连接部之间的隔离介质层，所述连接部与所述掺杂源极接触，所述第一栅极和所述第二栅极分别位于所述连接部的两侧。
19.可选的，所述在所述双层外延内形成沟槽的步骤具体包括：在所述第一外延上形成第二外延，并在所述第二外延内刻蚀一沟槽，所述沟槽的底部延伸到所述第一外延内，所述掺杂源极的电子通过所述第一外延流向所述第二外延以形成电流通道。
20.可选的，所述隔离介质层包括第一介质层、第二介质层和第三介质层；所述在所述沟槽底部第一外延内形成掺杂源极，在所述沟槽内形成第一栅极、第二栅极，以及位于所述第一栅极、所述第二栅极与所述双层外延和所述连接部之间的隔离介质层的步骤具体包括：在所述沟槽内侧壁形成第一介质层；在所述沟槽底部的两侧形成所述第一栅极和所述第二栅极，第一栅极和所述第二栅极之间保持一水平距离；在所述第一栅极、所述第二栅极和所述水平距离对应的沟槽底部形成所述第二介质层，并在所述沟槽与所述第二外延接触的两侧壁上形成所述第三介质层；在所述沟槽的底部第二介质层上刻蚀出一开口；经所述开口形成位于所述沟槽底部第一外延内的掺杂源极，所述第三介质层的厚度大于所述第一介质层的厚度和所述第二介质层的厚度。
21.可选的，所述连接部为源极多晶硅；所述在所述沟槽内形成至少一连接部的步骤具体包括：在所述沟槽内淀积源极多晶硅，所述源极多晶硅的顶部与所述沟槽槽口表面保持第一距离，所述源极多晶硅的底部与所述掺杂源极接触。
22.可选的，还包括：所述第二外延包括第一漂移区和第二漂移区；在所述第一漂移区和所述第二漂移区上分别对应形成第一漏极掺杂区和第二漏极掺杂区，所述第一漏极掺杂
区和所述第二漏极掺杂区位于所述沟槽的两侧；在所述沟槽的槽口处、所述第一漏极掺杂区和所述第二漏极掺杂区形成第四介质层；在所述第四介质层上刻蚀通孔；在所述第四介质层上形成源极导电部、第一漏极导电部和第二漏极导电部，并通过对应的所述通孔分别与所述源极多晶硅、所述第一漏极掺杂区和所述第二漏极掺杂区连接。
23.本技术还提供一种充电保护电路，使用所述的双向半导体器件进行充电保护。
24.本技术还提供一种电子设备，包括所述的双向半导体器件。
25.本技术的双向半导体器件、制造方法、电路及电子设备，通过沟槽底部的第一外延内的掺杂源极、第一栅极、第二栅极和与所述掺杂源极接触的连接部，可以实现面积较小的双向半导体器件，使用该双向保护器件实现双向保护功能时，减小了终端体积和重量。
附图说明
26.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1a为传统vbus充电保护电路结构示意图；
28.图1b为具有无线充电的vbus充电保护电路结构示意图；
29.图2为常规mosfet结构示意图；
30.图3为本技术一实施例的双向半导体器件的结构示意图；
31.图4为本技术一实施例的双向半导体器件的结构示意图；
32.图5为本技术一实施例的双向半导体器件的结构示意图；
33.图6为本技术一实施例的双向半导体器件的结构示意图；
34.图7为本技术一实施例的双向半导体器件的结构示意图；
35.图8为本技术一实施例的双向半导体器件的结构示意图；
36.图9为本技术一实施例的双向半导体器件制造方法的流程示意图；
37.图10-18为本技术一实施例的双向半导体器件制造方法过程图；
38.图19-21为本技术一实施例的双向半导体器件制造方法过程图；
39.图22为本技术一实施例的双向半导体器件制造方法过程图；
40.图23为本技术一实施例的充电保护电路的结构示意图。
具体实施方式
41.在介绍本技术具体实施例之前，首先介绍描述本技术具体实施方式时用到的缩略语、中英文对照以及关键术语定义。
42.mosfet：metal oxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管。
43.cmos：complementary metal oxide semiconductor，互补金属氧化物半导体。
44.vdmos：vertical diffused metal oxide semiconductor，垂直扩散金属氧化物半导体。
45.ldmos：laterally diffused metal oxide semiconductor，横向扩散金属氧化物
半导体。
46.mosfet作为最常用的开关器件，可以实现电路前后端的通断功能。现有的mosfet主要分为两种，一种为纵向器件vdmos，一种为横向器件ldmos，工作原理均为电压控制型三端口器件。
47.发明人在实现本技术的技术方案时发现，常规mosfet结构如图2所示，其中图a为ldmos结构示意图，图b为平面型vdmos结构示意图，图c为沟槽型vdmos结构示意图。
48.传统ldmos器件与cmos工艺兼容，易于集成，但耐压受漂移区长度影响，高耐压下，芯片面积较大；传统vdmos器件在较小的芯片面积下可以做到较高的器件耐压，且整体导通阻抗更优。vdmos主要分为两种，一种是平面型vdmos，另一种是沟槽型vdmos。相比于平面型vdmos，沟槽型vdmos在相同芯片面积下可以做到更低的导通阻抗。
49.现有技术主要有以下几种：
50.1、将独立的两颗mos共源相连，实现电路的双向保护。缺点是芯片占用面积较大，不利于终端产品体积、重量的减小。
51.2、共源极打线合封方案，该方案是采用打线合封方式，利用双基岛框架，将两颗独立的vdmos共源连接，合封到一颗芯片中。通过减小芯片尺寸，将两颗独立的mos合封到一颗芯片中，牺牲了芯片性能，来换取更小的芯片体积，但是在功耗方面损失较大。
52.3、深沟槽源极的mos结构，该结构是在ldmos结构基础上进行的优化设计，利于器件集成，但导通阻抗及耐压受芯片面积约束较大，在同等芯片面积和耐压等级下，导通电阻等性能比独立的两颗vdmos器件共源连接相差较大。
53.4、利用沟槽型vdmos原理，将源极和漏极反置，形成共源极双管结构，从而实现器件双向耐压保护，但该器件结构元胞尺寸较大，在同等芯片面积下，导通电阻等性能无法做到最优，另外底部的源极n型掺杂区域较大，寄生三极管容易开启，器件的雪崩鲁棒性较差。
54.基于现有技术中存在的以上问题，本技术提出一种双向半导体器件，在沟槽型vdmos基础上进行优化设计，在不增加芯片面积的前提下，可实现电路的双向保护功能，且器件耐压和导通电阻、雪崩鲁棒性能做到更好的平衡。
55.下面结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
56.下面实施例中，相同的元件使用相同的附图标记。
57.请参看图3，本技术一实施例的双向半导体器件的结构示意图。
58.本实施例的双向半导体器件，包括至少一个元胞结构，下面以双向半导体器件包括一个元胞结构为例子进行示例性说明。
59.所述元胞结构包括：
60.衬底1；位于所述衬底1上方的双层外延，所述双层外延包括第一外延2。
61.位于所述双层外延内的沟槽4，以及形成于所述沟槽4底部的第一外延2内的掺杂源极3。
62.位于所述沟槽4内的第一栅极41、第二栅极42和至少一连接部8，所述沟槽4的底部暴露出所述掺杂源极3，所述连接部8与所述掺杂源极3接触，所述第一栅极41和所述第二栅
极42分别位于所述连接部8的两侧。
63.所述第一栅极41、所述第二栅极42与所述衬底1和所述连接部8之间均形成有隔离介质层。
64.本实施例的双向半导体器件，通过沟槽底4部的第一外延2内的掺杂源极3、第一栅极41、第二栅极42和与所述掺杂源极3接触的连接部8，可以实现面积较小的双向半导体器件，使用该双向保护器件实现双向保护功能时，减小了终端体积和重量。
65.请参看图4，本技术一实施例的双向半导体器件的结构示意图。
66.本实施例的双向半导体器件中，衬底1可以为半导体衬底，例如单晶硅衬底、锗硅衬底、碳化硅衬底等。衬底1为重型掺杂衬底，优选为p型重掺杂衬底。
67.所述双层外延还包括位于所述第一外延2上方的第二外延，所述掺杂源极3的电子通过所述第一外延2流向所述第二外延以形成电流通道。本技术的双向半导体器件通过掺杂源极3实现掺杂源极的电子通过第一外延2靠近沟道区域流动到第二外延，形成电流，省去了沟道注入。
68.在可选的实施方式中，第一外延2为型轻掺杂外延，优选为p型轻掺杂外延。第二外延包括第一漂移区11和第二漂移区12，第一漂移区11和第二漂移区12均为轻掺杂外延，优选为n型轻掺杂外延。
69.位于所述双层外延内的沟槽4，以及形成于所述沟槽4底部的第一外延2内的掺杂源极3；位于所述沟槽4内的第一栅极41、第二栅极42和至少一连接部8，所述沟槽4的底部暴露出所述掺杂源极3，所述连接部8与所述掺杂源极3接触，所述第一栅极41和所述第二栅极42分别位于所述连接部8的两侧。
70.连接部8的材料为导电材料，该导电材料可以为掺杂半导体、金属以及有机导电薄膜中的任一种，优选为多晶硅。可选的，掺杂源极3的横向长度可以小于沟槽4的底部横向长度，也可以略大于沟槽4的底部横向长度，且掺杂源极3的两侧截面积较小以使得当漏极、源极外加电压时，源极电子电流沿着沟槽4下方侧壁流动。
71.所述元胞结构还包括位于所述沟槽4两侧的第二外延上的第一漏极掺杂区21和第二漏极掺杂区22。可选的，所述第一漂移区11位于所述第一外延2的上方和所述沟槽4的一侧，所述第一漏极掺杂区21位于所述第一漂移区11的上方；所述第二漂移区12位于所述第一外延2的上方和所述沟槽4的另一侧，所述第二漏极掺杂区22位于所述第二漂移区12的上方。
72.所述第一栅极41、所述第二栅极42与所述衬底1和所述连接部8之间均形成有隔离介质层。
73.其中，所述衬底1、所述第一外延2的掺杂类型为第一类型，所述掺杂源极3、所述第一漂移区11和第二漂移区12、所述第一漏极掺杂区和所述第二漏极掺杂区的掺杂类型为第二类型；所述第一类型和第二类型中一个为p型，另一个为n型。
74.本实施例中，衬底1为p型衬底，第一外延2为p型轻掺杂外延，第一漂移区11和第二漂移区12为n型漂移区，第一漏极掺杂区21和第二漏极掺杂区22为n型重漏极掺杂区，掺杂源极3为n型重掺杂源极，第一栅极41、所述第二栅极42均为栅极多晶硅，连接部8为凸型源极多晶硅。
75.本技术的双向半导体器件是基于传统沟槽型vdmos器件进行的优化设计，实现器
件的双向耐压保护。
76.本技术的双向半导体器件的工作原理是：通过调节第一栅极41和第二栅极42的栅极多晶硅电压控制双向半导体器件的开启与关闭，比如向栅极多晶硅施加正电压，此电压大于沟道完全反型时的阈值电压时，n型重掺杂源极的电子通过p型轻掺杂外延层靠近栅极多晶硅的沟道区域流动到n型漂移区，形成电流，该电流最终经第一漏极掺杂区和第二漏极掺杂区流出。当栅极多晶硅电压较小或为零压时，无法形成沟道，双向半导体器件内部存在一个第一n型漂移区、p型轻掺杂外延层、第二n型漂移区的npn结构，当双向半导体器件的第一漏极掺杂区或第二漏极掺杂区施加正电压时，此npn结构可实现双向耐压功能，在此双向半导体器件应用在保护电路中时，可以保护电路两端的系统不受损伤。
77.可见，本技术的双向半导体器件通过掺杂源极3实现掺杂源极的电子通过p型轻掺杂外延层靠近栅极多晶硅的沟道区域流动到n型漂移区，形成电流，省去了沟道注入。另外，相比于传统的去除了源极掺杂的双向保护器件结构，由于传统的器件结构利用沟槽底部杂质注入形成沟道和pn结，实现器件的双向耐压，但去除了源极注入，无法满足电路大电流工作需求，应用范围受限。而本技术的双向半导体器件保留了掺杂源极3，可实现系统在大电流下工作，应用范围更广。
78.另外，通过连接部8，所述连接部8为源极多晶硅，优选为凸型源极多晶硅，该凸型源极多晶硅一方面作为掺杂源极3的引出，将掺杂源极3与外部源极金属连接，另一方面位于n型漂移区的凸型源极多晶硅可辅助第一漂移区11和第二漂移区12耗尽，在满足电荷平衡条件时，第一漂移区11和第二漂移区12掺杂浓度可适当提高，在不影响耐压的前提下，双向半导体器件整体导通电阻会明显降低。
79.因此，相比于传统的将独立的两颗mos共源相连形成的半导体器件，会占据较大的体积，而且导通电阻为两颗mos之和，本技术利用一颗芯片即可实现电路的双向保护功能，在芯片面积和导通电阻上有较大优势。
80.相比于传统的双管合封方案，通过减小两颗mos芯片面积后再打线合封到一颗芯片中，虽然mos芯片面积减小，但是大大提升了器件的导通电阻。而本技术的双向半导体器件，在不影响元胞集成度的前提下，相同面积和相同耐压下，导通电阻更小，性能更具优势。
81.相比于传统的共源极深沟槽器件，该共源极深沟槽器件是基于ldmos结构进行的优化设计，元胞集成度较差。而本技术的双向半导体器件是基于沟槽型vdmos结构进行的优化设计，在相同的芯片面积下能集成更多的元胞，从而器件整体的导通电阻可以做到更低。
82.相比于传统的槽型mos器件，如图2c，源极n型掺杂区域较大，当漏极、源极外加电压时，电子电流垂直流动，此时基区压降较大，导致寄生三极管容易开启，器件的雪崩鲁棒性较差。本技术的双向半导体器件，掺杂源极在沟槽底部，沟道在沟槽底部弧度区域，电子电流从掺杂源极两侧流动，此处产生的压降较小，寄生三极管不易开启，器件的雪崩鲁棒性相对于其他各结构而言，都更具优势。
83.在可选的另一种实施方式中，所述隔离介质层包括：形成于所述第一栅极41、所述第二栅极42与所述第一外延2之间的第一介质层5；形成于所述第一栅极41、所述第二栅极42与所述连接部8之间的第二介质层7，形成于所述连接部8与所述第一漂移区11和所述第二漂移区12之间的第三介质层9，且所述第三介质层9的厚度大于所述第一介质层5的厚度和所述第二介质层7的厚度。
84.具体的，第一栅极41为第一栅极多晶硅和第二栅极42为第二栅极多晶硅，第一漂移区11和所述第二漂移区12构成n型漂移区。
85.第一介质层5为栅极氧化层，厚度范围(埃)具体厚度可根据不同电压级别更改。
86.第二介质层7为第一栅极多晶硅和第二栅极多晶硅与凸型源极多晶硅的层间介质层，第二介质层7可以为二氧化硅，也可以为其他高k值不导电介质层，如氧化铪或氧化锆。
87.第三介质层9为凸型源极多晶硅和n型漂移区的层间介质层，其可以为二氧化硅，也可以为氧化物-氮化物-氧化物(oxide-nitride-oxide，ono)三层介质层结构。
88.第三介质层9的厚度可以大于所述第一介质层5的厚度或所述第二介质层7的厚度，甚至大于或等于所述第一介质层5的厚度和所述第二介质层7的厚度之和。
89.由于第三介质层9为凸型源极多晶硅和n型漂移区的层间介质层，当第三介质层9的厚度较大时，即所述第三介质层9的厚度大于所述第一介质层5的厚度和所述第二介质层7的厚度，可以辅助n型漂移区耗尽，在满足电荷平衡条件时，n型漂移区掺杂浓度可适当提高，在不影响耐压的前提下，降低双向半导体器件整体的导通电阻。
90.在其他可选的实施例中，双向半导体器件可以包括多个元胞结构，多个所述元胞结构呈阵列排布以实现多个半导体器件。
91.请参看图5，本技术一实施例的双向半导体器件的结构示意图。
92.在上述实施例的基础上，本实施例的双向半导体器件还包括第四介质层13、源极导电部15、第一漏极导电部14和第二漏极导电部16。
93.在可选的一种实施方式中，所述连接部8为导电材料，导电材料为掺杂半导体、金属以及有机导电薄膜中的任一种；所述双向半导体器件还包括：形成于所述连接部上表面的源极导电部15，所述连接部8的底部通过所述沟槽底部的开口与所述掺杂源极3接触，所有所述连接部8的顶部均通过导电孔与所述源极导电部15电连接。通过连接部8可以实现掺杂源极3与源极导电部15，可以方便源极导电部15的引出。源极导电部15、第一漏极导电部14和第二漏极导电部16为导电材料，导电材料为金属、掺杂半导体以及有机导电薄膜中的任一种；本技术优先为金属。
94.在可选的一种实施方式中，所述导电材料为源极多晶硅，即连接部8为源极多晶硅。所述双向半导体器件还包括：形成于所述衬底上表面的源极导电部15，所述源极多晶硅的底部通过所述沟槽4底部的开口与所述掺杂源极3接触，所有所述源极多晶硅的顶部均通过打孔与所述源极导电部15接触。通过源极多晶硅实现掺杂源极3与源极导电部15，可以方便源极导电部15的引出，另外还可以辅助漂移区耗尽，降低器件的导通电阻。
95.在可选的一种实施方式中，所述沟槽的槽口处有第四介质层13；所述第四介质层13上有所述源极导电部15，所述源极导电部15上具有源极凸出部，该源极凸出部贯穿所述第四介质层13中的通孔，并与所述源极多晶硅连接。
96.在可选的一种实施方式中，所述第四介质层13上还有第一漏极导电部14和第二漏极导电部16，所述第一漏极导电部14和所述第二漏极导电部16上均具有凸出部，所述凸出部分别贯穿所述第四介质层13中的通孔，并分别与所述第一漏极掺杂区21和所述第二漏极掺杂区22连接。通过第一漏极导电部14和第二漏极导电部16可以方便电极引出，方便电路应用。
97.具体的，如图5所示，只有一个连接部8，该连接部8为凸型源极多晶硅，凸型源极多晶硅上有第四介质层13和源极导电部15，第四介质层13用作隔离介质层，第一漏极左侧上方为第一漏极导电部14，第二漏极右侧上方为第二漏极导电部16。源极导电部15、第一漏极导电部14和第二漏极导电部16为金属，材料可以为cu、w、al、au、ag等金属材料中的至少一种，可以采用化学气相沉积工艺、蒸镀工艺或者溅射等工艺中的至少一种方法形成。在一些实施例中，所述源极导电部15、第一漏极导电部14和第二漏极导电部16的材料还可以为多晶硅等非金属的导电材料。
98.本实施例的双向半导体器件中元胞结构包括：p型衬底，p型衬底上的p型轻掺杂外延，p型轻掺杂外延上的n型漂移区，n型漂移区上的n型重漏极掺杂区，n型重漏极掺杂区、n型漂移区和p型轻掺杂外延中的沟槽结构，沟槽结构正下方的n型重掺杂源极，沟槽结构中有第一介质层、第二介质层、第三介质层、栅极多晶硅、凸型源极多晶硅。通过增加第四介质层13、源极导电部15、第一漏极导电部14和第二漏极导电部16可以增加器件的集成度，方便应用。
99.在上述实施例的基础上，图3中的沟槽结构、第一栅极41、第二栅极42和连接部8的形貌可发生多种变化及组合，具体请参见图5和图6。
100.请参见图6，本技术一实施例的双向半导体器件的结构示意图。
101.本实施例的双向半导体器件，第一栅极41和第二栅极42自沟槽结构的底部到槽口，并分别经过第四介质层13与第一栅极金属18和第二栅极金属19连接，以提高器件集成度，方便应用。
102.请参见图7，本技术一实施例的双向半导体器件的结构示意图。
103.本实施例的双向半导体器件，包括三个连接部，连接部8和另外两个连接部，即第一连接子部81和第二连接子部82，源极导电部15也相应变长，可以覆盖所有连接部。连接部8、第一连接子部81和第二连接子部82与均源极导电部15连接。连接部8、第一连接子部81和第二连接子部82之间有第五介质层20，如二氧化硅。通过增加多个连接部，以及在各个连接部之间设置介质层，可以辅助漂移区耗尽，在满足电荷平衡条件时，漂移区掺杂浓度可适当提高，在不影响耐压的前提下，双向半导体器件整体导通电阻会明显降低。
104.请参见图8，本技术一实施例的双向半导体器件的结构示意图。
105.在上述实施例的基础上，本实施例的双向半导体器件中所述元胞结构还包括：两个柱形掺杂区，第一柱形掺杂区25和第二柱形掺杂区26，第一柱形掺杂区25和第二柱形掺杂区26分别位于所述第一漂移区11和第二漂移区12内，且与所述第一外延2接触。
106.本技术的双向半导体器件，通过增加超结结构，即新增第一柱形掺杂区25和第二柱形掺杂区26，第一柱形掺杂区25和第二柱形掺杂区26均为p型柱形掺杂区，可以进一步辅助漂移区耗尽，漂移区掺杂浓度可进一步提高，器件的导通电阻等性能得到更大改善。
107.请参见图9，本技术一实施例的双向半导体器件制造方法的流程示意图。
108.本技术还提供一种双向半导体器件的制造方法，包括以下步骤：
109.步骤s1、提供衬底。
110.步骤s2、在所述衬底上方形成双层外延，所述双层外延包括第一外延。
111.步骤s3、在所述双层外延内形成沟槽。
112.步骤s4、在所述沟槽底部第一外延内形成掺杂源极；
113.步骤s5、在所述沟槽内形成第一栅极、第二栅极以及至少一连接部，以及位于所述第一栅极、所述第二栅极与所述双层外延和所述连接部之间的隔离介质层，所述连接部与所述掺杂源极接触，所述第一栅极和所述第二栅极分别位于所述连接部的两侧。
114.本实施例的双向半导体器件的形成方法，通过在所述衬底上方形成双层外延，所述双层外延包括第一外延；在所述双层外延内形成沟槽；在所述沟槽底部第一外延内形成掺杂源极；在所述沟槽内形成第一栅极、第二栅极以及至少一连接部，以及位于所述第一栅极、所述第二栅极与所述双层外延和所述连接部之间的隔离介质层，所述连接部与所述掺杂源极接触，所述第一栅极和所述第二栅极分别位于所述连接部的两侧，可以形成面积较小的双向半导体器件，使用该双向保护器件实现双向保护功能时，减小了终端体积和重量。
115.在可选的一种实施方式中，所述双层外延还包括第二外延。
116.步骤s3具体包括：在所述第一外延上形成第二外延，并在所述第二外延内刻蚀一沟槽，所述沟槽的底部延伸到所述第一外延内，所述掺杂源极的电子通过所述第一外延流向所述第二外延以形成电流通道。通过掺杂源极3实现掺杂源极的电子通过第一外延2靠近沟道区域流动到第二外延，形成电流，省去了沟道注入。
117.在可选的一种实施例中，所述隔离介质层包括第一介质层、第二介质层和第三介质层；所述在所述沟槽底部形成掺杂源极，在所述沟槽内形成第一栅极、第二栅极，以及位于所述第一栅极、所述第二栅极与所述双层外延和所述连接部之间的隔离介质层的步骤具体包括：在所述沟槽内侧壁形成第一介质层；在所述沟槽底部的两侧形成所述第一栅极和所述第二栅极，第一栅极和所述第二栅极之间保持一水平距离；在所述第一栅极、所述第二栅极和所述水平距离对应的沟槽底部形成所述第二介质层，并在所述沟槽与所述第二外延接触的两侧壁上形成所述第三介质层；在所述沟槽的底部第二介质层上刻蚀出一开口；经所述开口形成位于所述沟槽底部第一外延内的掺杂源极，所述第三介质层的厚度大于所述第一介质层的厚度和所述第二介质层的厚度。
118.具体的，第一介质层为栅极氧化层，厚度范围(埃)具体厚度可根据不同电压极别更改。
119.第二介质层为第一栅极多晶硅和第二栅极多晶硅与凸型源极多晶硅的层间介质层，第二介质层可以为二氧化硅，也可以为其他高k值不导电介质层，如氧化铪或氧化锆。
120.第三介质层为凸型源极多晶硅和n型漂移区的层间介质层，其可以为二氧化硅，也可以为氧化物-氮化物-氧化物(oxide-nitride-oxide，ono)三层介质层结构。
121.第三介质层的厚度可以大于所述第一介质层的厚度或所述第二介质层的厚度，甚至大于或等于所述第一介质层的厚度和所述第二介质层的厚度之和。
122.由于第三介质层为凸型源极多晶硅和n型漂移区的层间介质层，当第三介质层的厚度较大时，即所述第三介质层的厚度大于所述第一介质层的厚度和所述第二介质层的厚度，可以辅助n型漂移区耗尽，在满足电荷平衡条件时，n型漂移区掺杂浓度可适当提高，在不影响耐压的前提下，降低双向半导体器件整体的导通电阻。
123.在可选的一种实施方式中，所述连接部为源极多晶硅；所述在所述沟槽内形成至少一连接部的步骤具体包括：在所述沟槽内淀积源极多晶硅，所述源极多晶硅的顶部与所述沟槽槽口表面保持第一距离，所述源极多晶硅的底部与所述掺杂源极接触。通过连接部，所述连接部为源极多晶硅，优选为凸型源极多晶硅，该凸型源极多晶硅一方面作为掺杂源
极的引出，将掺杂源极与外部源极金属连接，另一方面位于第二外延的凸型源极多晶硅可辅助第二外延耗尽，在满足电荷平衡条件时，第二外延掺杂浓度可适当提高，在不影响耐压的前提下，双向半导体器件整体导通电阻会明显降低。
124.因此，相比于传统的将独立的两颗mos共源相连形成的半导体器件，会占据较大的体积，而且导通电阻为两颗mos之和，本技术利用一颗芯片即可实现电路的双向保护功能，在芯片面积和导通电阻上有较大优势。
125.相比于传统的双管合封方案，通过减小两颗mos芯片面积后再打线合封到一颗芯片中，虽然mos芯片面积减小，但是大大提升了器件的导通电阻。而本技术的双向半导体器件，在不影响元胞集成度的前提下，相同面积和相同耐压下，导通电阻更小，性能更具优势。
126.相比于传统的共源极深沟槽器件，该共源极深沟槽器件是基于ldmos结构进行的优化设计，元胞集成度较差。而本技术的双向半导体器件是基于沟槽型vdmos结构进行的优化设计，在相同的芯片面积下能集成更多的元胞，从而器件整体的导通电阻可以做到更低。
127.在可选的一种实施例中，所述双向半导体器件的制造方法还包括：所述第二外延包括第一漂移区和第二漂移区；在第一漂移区和所述第二漂移区上分别对应形成第一漏极掺杂区和第二漏极掺杂区，所述第一漏极掺杂区和所述第二漏极掺杂区位于所述沟槽的两侧；在所述沟槽的槽口处、所述第一漏极掺杂区和所述第二漏极掺杂区形成第四介质层；在所述第四介质层上刻蚀通孔；在所述第四介质层上形成源极导电部、第一漏极导电部和第二漏极导电部，并通过对应的所述通孔分别与所述源极多晶硅、所述第一漏极掺杂区和所述第二漏极掺杂区连接。源极导电部、第一漏极导电部和第二漏极导电部为金属，材料可以为cu、w、al、au、ag等金属材料中的至少一种，可以采用化学气相沉积工艺、蒸镀工艺或者溅射等工艺中的至少一种方法形成。在一些实施例中，所述源极导电部、第一漏极导电部和第二漏极导电部的材料还可以为多晶硅等非金属的导电材料。通过第一漏极导电部和第二漏极导电部可以方便电极引出，方便电路应用。
128.当所述源极导电部、第一漏极导电部和第二漏极导电部为金属时，上述制造方法，具体包括：刻蚀源极金属、第一漏极金属和第二漏极金属的接触孔；将所述多晶硅通过介质层和所述接触孔与所述源极金属连接；将所述第一漏极和所述第二漏极分别通过对应的接触孔与所述第一漏极金属和所述第二漏极金属连接。通过刻蚀源极金属、第一漏极金属和第二漏极金属的接触孔，并实现连接，可以形成包含金属电极的双向半导体器件，方便器件的应用。
129.下面以一具体实施方式介绍本技术的双向半导体器件的制造方法的具体步骤：
130.(1)如图10所示，选取衬底1，衬底1为p型重掺杂衬底，在p型重掺杂衬底上依次形成p型轻掺杂第一外延2以及n型漂移区10；
131.(2)如图11所示，通过干法刻蚀出一深沟槽4，该沟槽结构的底部延伸到p型轻掺杂第一外延2；此时漂移区被沟槽分成第一漂移区11和第二漂移区12；
132.(3)如图12所示，生长栅极氧化层，并研磨去除栅极氧化层表面氧化层形成第一介质层5。第一介质层5可以采用化学气相沉积工艺、旋涂等工艺形成。
133.(4)如图13所示，淀积栅极多晶硅并刻蚀形成第一栅极41和第二栅极42；
134.(5)如图14所示，淀积栅极多晶硅以及凸型源极多晶硅的层间介质层，并研磨去除硅表面氧化层形成第二介质层7和第三介质层9；
135.(6)如图15所示，对介质层进行刻蚀，并在底部自对准注入n型重掺杂源极3；
136.(7)如图16所示，淀积凸型源极多晶硅形成连接部8，并回刻至硅表面以下；在其他可选的实施例中，连接部8的材料也可以为掺杂半导体、金属以及有机导电薄膜中的任一种。
137.(8)如图17所示，n型重漏极掺杂区注入形成第一漏极掺杂区21和第二漏极掺杂区22，隔离介质层淀积形成第四介质层13；
138.如图18所示，接触孔刻蚀及源极导电部15、第一漏极导电部14和第二漏极导电部16淀积、刻蚀。通过上述本技术的双向半导体器件的制造方法可以制造出双向半导体器件，工作原理是：通过调节栅极多晶硅电压控制双向半导体器件的开启与关闭，比如向栅极多晶硅施加正电压，此电压大于沟道完全反型时的阈值电压时，n型重掺杂源极的电子通过p型轻掺杂外延层靠近栅极多晶硅的沟道区域流动到n型漂移区，形成电流，该电流最终经第一漏极导电部或第二漏极导电部流出。当栅极多晶硅电压较小或为零压时，无法形成沟道，双向半导体器件内部存在一个n型漂移区、p型轻掺杂外延层、n型漂移区的npn结构，当双向半导体器件的第一漏极或第二漏极施加正电压时，此npn结构可实现双向耐压功能，在此双向半导体器件应用在保护电路中时，可以保护电路两端不受损伤。
139.通过掺杂源极实现掺杂源极的电子通过p型轻掺杂外延层靠近栅极多晶硅的沟道区域流动到n型漂移区，形成电流，省去了沟道注入。另外，相比于传统的去除了源极掺杂的双向保护器件结构，由于该器件结构利用沟槽底部杂质注入形成沟道和pn结，实现器件的双向耐压，但去除了源极注入，无法满足电路大电流工作需求，应用范围受限。而本技术的双向半导体器件保留了掺杂源极，可实现系统在大电流下工作，应用范围更广。
140.另外，通过凸型源极多晶硅，该凸型源极多晶硅一方面作为掺杂源极的引出，将掺杂源极与外部源极金属连接，另一方面位于n型漂移区的凸型源极多晶硅可辅助第一漂移区和第二漂移区耗尽，在满足电荷平衡条件时，第一漂移区和第二漂移区掺杂浓度可适当提高，在不影响耐压的前提下，双向半导体器件整体导通电阻会明显降低。
141.在可选的另一种实施方式中，制造图6中的双向半导体器件时，制造方法的步骤具体包括：
142.(1)如图10所示，选取衬底1，衬底1包括p型重掺杂衬底1、p型轻掺杂第一外延2以及n型漂移区10；
143.(2)如图11所示，通过干法刻蚀出一深沟槽4，该沟槽结构的底部延伸到p型轻掺杂第一外延2；此时漂移区10被沟槽分成第一漂移区11和第二漂移区12；
144.(3)如图12所示，生长栅极氧化层，并研磨去除栅极氧化层表面氧化层；
145.(4)如图19所示，淀积栅极多晶硅并刻蚀形成第一栅极41和第二栅极42；
146.(5)如图20所示，淀积栅极多晶硅以及凸型源极多晶硅的层间介质层，并研磨去除硅表面氧化层形成第二介质层7和第三介质层9；
147.(6)如图21所示，对介质层进行刻蚀，并在底部自对准注入n型重掺杂源极3；
148.(7)经过淀积凸型源极多晶硅形成连接部8，并回刻至硅表面以下；n型重漏极掺杂区注入形成第一漏极掺杂区21和第二漏极掺杂区22，隔离介质层淀积形成第四介质层13；接触孔刻蚀及源极导电部15、第一漏极导电部14和第二漏极导电部16淀积、刻蚀，最终形成如图5所示的双向半导体器件。
149.经上述方法形成的双向半导体器件，第一栅极41和第二栅极42自沟槽结构的底部到槽口，并分别经过第四介质层13与第一栅极金属18和第二栅极金属19连接，以提高器件集成度，方便应用。
150.在可选的另一实施方式中，制造图6中的双向半导体器件时，制造方法的步骤具体包括：
151.(1)如图10所示，选取衬底1，衬底1包括p型重掺杂衬底1、p型轻掺杂第一外延2以及n型漂移区10；
152.(2)如图11所示，通过干法刻蚀出一深沟槽4，该沟槽结构的底部延伸到p型轻掺杂第一外延2；此时漂移区10被沟槽分成第一漂移区11和第二漂移区12；
153.(3)如图12所示，生长栅极氧化层，并研磨去除栅极氧化层表面氧化层；
154.(4)如图13所示，淀积栅极多晶硅并刻蚀形成第一栅极41和第二栅极42；
155.(5)如图22所示，淀积第一连接子部81的源极多晶硅和第二连接子部82的源极多晶硅，并形成第一连接子部81和第二连接子部82与连接部的凸型源极多晶硅的层间介质层，并研磨去除硅表面氧化层形成第五介质层20；并对介质层进行刻蚀，在底部自对准注入n型重掺杂源极3；
156.(6)经过淀积凸型源极多晶硅形成连接部8，并回刻至硅表面以下；n型重漏极掺杂区注入形成第一漏极掺杂区21和第二漏极掺杂区22，隔离介质层淀积形成第四介质层13；接触孔刻蚀及源极导电部15、第一漏极导电部14和第二漏极导电部16淀积、刻蚀，最终形成如图6所示的双向半导体器件。
157.通过上述方法制造的双向半导体器件，通过增加多个连接部，以及在各个连接部之间设置介质层，可以辅助漂移区耗尽，在满足电荷平衡条件时，漂移区掺杂浓度可适当提高，在不影响耐压的前提下，双向半导体器件整体导通电阻会明显降低。
158.请参看图23，本技术一实施例的充电保护电路的结构示意图。
159.本实施例的充电保护电路，使用上述所述的双向半导体器件tm进行充电保护，当检测到vbus端或rx端出现高电压时，充电器会控制双向半导体器件tm关断，从而实现双向过压保护。同时该充电保护电路的导通电阻较低，电路的效率较高。
160.本技术的还提供一种包括上述双向半导体器件的电子设备，例如检测器、保护器等。该电子设备采用上述的双向半导体器件，降低了导通电阻，提高了电子设备的效率。
161.以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。