端口静电释放保护电路、芯片及电子设备的制作方法

1.本技术涉及半导体集成电路技术领域，具体涉及一种端口静电释放保护电路、芯片及电子设备。


背景技术：

2.esd(electro-static discharge，静电释放)中产生的静电通常瞬间电压非常高，可以达到几千伏特，所以当芯片的外引脚(端口)接触到一外部高电势的带电体时，即芯片的端口存在静电释放，该静电会对芯片内部的电路造成毁灭性和永久性的损伤，甚至直接烧毁芯片，因此预防静电损伤是芯片设计和制造的一大难题。


技术实现要素：

3.鉴于此，本技术提供一种端口静电释放保护电路、芯片及电子设备，以解决现有的芯片由于静电释放对芯片内部的电路造成毁灭性和永久性的损伤，甚至直接烧毁芯片的问题。
4.本技术提供的一种端口静电释放保护电路，包括：电平选择模块，用于获取芯片各端口的电平并进行比较，输出最低电平；静电释放模块，连接于所述电平选择模块和芯片的端口之间，所述最低电平作为所述静电释放模块的地，用于在芯片端口静电释放时通过所述最低电平泄放静电电流。
5.可选的，所述电平选择模块包括若干电平比较单元；
6.所述电平比较单元用于获取至少两个芯片端口的电平，并进行比较以输出其中数值最小的电平作为所述最低电平。
7.可选的，所述电平比较单元，包括：电平比较子单元；所述电平比较子单元的输入端用于获取待比较的电平，输出端用于输出所述待比较的电平中数值最小的电平；所述待比较的电平包括芯片端口的电平和其他所述电平比较单元输出的电平。
8.可选的，所述电平比较单元，还包括：控制子单元；所述控制子单元与所述电平比较子单元连接，用于降低所述电平比较子单元的比较阈值。
9.可选的，所述电平比较单元，还包括：保护子单元；所述保护子单元的输入端与所述芯片端口连接、输出端与所述电平比较子单元和所述控制子单元连接，用于抑制所述芯片端口的毛刺电压。
10.可选的，所述静电释放模块包括若干静电释放单元；所述静电释放单元，连接于所述电平选择模块和对应的芯片的端口之间，所述最低电平作为所述静电释放单元的地，用于在芯片端口静电释放时通过所述最低电平泄放静电电流。
11.可选的，若干所述电平比较单元包括端口电平比较单元和对应数量的中间电平比较单元；所述端口电平比较单元，用于获取相邻两个芯片端口的电平，并选出其中数值最小的电平作为比较电平进行输出；所述中间电平比较单元，与所述端口电平比较单元连接，用于将对应的所述比较电平进行比较以输出其中数值最小的电平作为所述最低电平。
12.可选的，若干所述中间电平选择单元构成多级低电平选择电路；所述电平选择模块由多个所述端口电平选择单元和所述多级低电平选择电路级联而成。
13.可选的，所述静电释放模块还包括公共地，所述静电释放单元的地与所述公共地连接；所述公共地连接到所述电平选择模块的输出端。
14.可选的，所述静电释放单元包括至少一第一开关管和第一电阻；所述第一开关管的控制端通过所述第一电阻接所述最低电平、第一端与所述芯片端口连接、第二端与所述最低电平连接、衬底与所述第二端连接；所述第一开关管的第一端和第二端之间存在pn结，所述pn结的正极与所述第二端连接，所述pn结的负极与所述第一端连接。
15.可选的，所述电平比较子单元，包括：至少一第二开关管和第三开关管；所述第二开关管的控制端与所述第三开关管的第二端连接、所述第二开关管的第二端与所述第三开关管的控制端连接，所述第二开关管的第一端与所述第三开关管的第一端连接；所述第二开关管的第二端和第三开关管的第二端均作为所述电平比较子单元的输入端，所述第二开关管的第一端作为所述电平比较子单元的输出端。
16.可选的，所述控制子单元包括至少一第四开关管和第五开关管；所述第四开关管的第一端与所述第二开关管的第二端连接、所述第四开关管的控制端与第二端均与所述最低电平连接；所述第五开关管的第一端与所述第三开关管的第二端连接、所述第五开关管的控制端与第二端均与所述最低电平连接。
17.可选的，所述保护子单元包括至少一第二电阻和第三电阻；所述第二电阻的一端用于获取所述芯片端口中的一个端口的电平、另一端与所述第四开关管的第一端连接；所述第三电阻的一端用于获取所述芯片端口中的另一个端口的电平、另一端与所述第五开关管的第一端连接。
18.可选的，所述第一开关管包括第一nmos晶体管；所述第一nmos晶体管的栅极通过所述第一电阻接所述最低电平、漏极与所述芯片端口连接、源极与所述最低电平连接、衬底与所述源极连接；所述第一nmos晶体管的漏极和所述衬底之间存在所述pn结；所述pn结的正极与所述源极连接，所述pn结的负极与所述漏极连接。
19.可选的，所述第二开关管、第三开关管、第四开关管和第五开关管均为nmos晶体管；所述第二开关管、第三开关管、第四开关管和第五开关管中的控制端为nmos晶体管的栅极、第一端为nmos晶体管的漏极、第二端为nmos晶体管的源极；所述nmos晶体管的衬底与所述最低电平连接。
20.可选的，所述电平选择模块还包括比较器和控制器中的至少一种。
21.本技术还提供一种芯片，包括任意一项所述的端口静电释放保护电路和功能电路；所述功能电路包括若干端口；所述芯片端口静电释放保护电路与所述芯片端口连接；所述最低电平作为所述功能电路的地。
22.本技术还提供一种电子设备，包括所述的端口静电释放保护电路，或，所述的芯片。
23.本技术的端口静电释放保护电路、芯片及电子设备，端口静电释放保护电路，通过电平选择模块对芯片各端口电平进行比较，选出最低电平，该最低电平作为静电释放模块的地，静电释放模块用于在芯片端口静电释放时通过所述最低电平泄放静电电流，可以快速泄放大量的esd静电电流，保护了芯片内部的功能电路不被esd电流损伤，实现了端口静
电保护功能。
24.进一步的，静电释放单元包括至少一第一开关管和第一电阻，所述第一开关管的第一端和第二端之间存在pn结，构成寄生二极管，所述pn结的正极与所述第二端连接，所述pn结的负极与所述第一端连接，静电释放单元的地接最低电平，由于该最低电平是整个芯片的最低电平，因此即便输入输出端口i/o处理负电平信号时，输入输出端口i/o和最低电平之间的寄生二极管也一直处于反偏截止状态，不会正向导通而干扰芯片的正常工作。当输入输出i/o存在esd电压时，加载在第一开关管反偏漏极与衬底之间的pn结反向电场升高，漏极反偏的pn结会发生雪崩击穿，并产生雪崩倍增效应，从而在输入输出端口i/o和最低电平之间形成低阻旁路通路，并快速泄放大量的esd静电电流。且衬底没有切换，电路正常工作时不消耗电流。
25.进一步的，通过控制子单元与所述电平比较子单元连接，降低了所述电平比较子单元的比较阈值，提高了比较电压的范围。
26.进一步的，通过保护子单元可以抑制端口的毛刺电压，从而保护器件不被端口的尖峰电压损坏。
附图说明
27.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
28.图1为一实施例的esd的结构示意图；
29.图2为本技术一实施例的端口静电释放保护电路的结构示意图；
30.图3为本技术一实施例的电平选择模块的结构示意图；
31.图4为本技术一实施例的电平选择模块的结构示意图；
32.图5为本技术一实施例的电平选择模块的结构示意图；
33.图6为本技术一实施例的电平选择模块的结构示意图；
34.图7为本技术一实施例的静电释放模块的结构示意图；
35.图8为本技术一实施例的芯片的结构示意图；
36.图9为本技术一实施例的开关电路芯片的结构示意图。
具体实施方式
37.发明人研究发现，cmos集成电路中，为了解决现有的芯片由于静电释放对芯片内部的电路造成毁灭性和永久性的损伤，甚至直接烧毁芯片的问题，可以使用如图1所示的esd结构，该esd结构中i/o是芯片的输入输出端口，nmos晶体管的栅极通过电阻r1接地、源极接地、漏极与芯片的输入输出端口i/o连接，d1是nmos晶体管的寄生二极管。随着输入输出端口i/o的电压不断升高，加载在反偏漏极与衬底之间的寄生二极管d1的pn结反向电场也不断升高，当反偏电场大于某一值时，漏极反偏的寄生二极管d1的pn结发生雪崩击穿，并产生雪崩倍增效应，从而在输入输出端口i/o和gnd之间形成低阻旁路通路，并快速泄放大量的esd静电电流。所以采用栅极接地的nmos晶体管可以作为esd保护器件，实现端口的静
电保护。
38.本技术的端口静电释放保护电路包括电平选择模块和静电释放模块，可以快速泄放大量的esd静电电流，保护了芯片内部的功能电路不被esd电流损伤，实现了端口静电保护功能。
39.下面结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而非全部实施例。基于本技术中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
40.请参看图2，本技术一实施例的端口静电释放保护电路的结构示意图。
41.本实施例的端口静电释放保护电路100，包括：电平选择模块1和静电释放模块2。
42.电平选择模块1，用于获取芯片各端口的电平并进行比较，输出最低电平mnv。
43.芯片各端口包括输入输出端口i/o1、输入输出端口i/o2…
输入输出端口i/on和gnd。电平选择模块1的输入端与输入输出端口i/o1、输入输出端口i/o2…
输入输出端口i/on和gnd均连接，可以获取到输入输出端口i/o1、输入输出端口i/o2…
输入输出端口i/on和gnd上的电平，经过比较后输出其中电平值最低的电平作为最低电平mnv。
44.静电释放模块2，连接于所述电平选择模块1和芯片的端口之间，所述最低电平mnv作为所述静电释放模块1的地，用于在芯片端口静电释放时通过所述最低电平mnv泄放静电电流。
45.本实施例的端口静电释放保护电路100，通过电平选择模块1对芯片各端口电平进行比较，选出最低电平mnv，该最低电平mnv作为静电释放模块2的地，静电释放模块2可以快速泄放大量的esd静电电流，保护了芯片内部的功能电路不被esd电流损伤，实现了端口静电保护功能。
46.在可选的一种实施方式中，所述电平选择模块包括若干电平比较单元；所述电平比较单元用于获取至少两个芯片端口的电平，并进行比较以输出其中数值最小的电平作为所述最低电平。电平比较单元包括集成比较器和分立器件构成的电路，通过电平比较单元可以选择出芯片输入端口的最低电平mnv，电路设计简单。
47.请参看图3，本技术一实施例的电平选择模块的结构示意图。
48.本实施例的电平选择模块1包括n个电平比较单元，该n个电平比较单元分为端口电平比较单元11和对应数量的中间电平比较单元12。端口电平比较单元11和中间电平比较单元12的电路结构相同。
49.所述端口电平比较单元11的输入端用于获取相邻两个芯片端口的电平，即入输出端口i/o1和输入输出端口i/o2，并选出其中数值最小的电平作为第一比较电平q1进行输出；依次类推，其他的端口电平比较单元11的输入端用于获取相邻两个芯片端口的电平，即入输出端口i/on和gnd，并选出其中数值最小的电平作为第一比较电平qn进行输出。
50.中间电平比较单元12，与所述端口电平比较单元11连接，用于将对应的所述第一比较电平q1到qn进行比较以输出其中数值最小的电平；所述中间电平比较单元12级联以形成多级低电平选择电路以输出所述第一比较电平q1到qn中数值最低的电平作为最低电平mnv。
51.通过端口电平比较单元11和对应数量的中间电平比较单元12进行两个输入端口
的电平比较，可以选择出芯片端口的最低电平，电路逻辑简单，准确性高。在其他可选的实施方式中，端口电平比较单元11和中间电平比较单元12可以包括多个输入端端口，比如三个输入端口、四个输入端口以减少比较单元的数量，减少芯片面积。
52.由于该芯片端口包括地端口，选择出的最低电平可以时负电平，该负电平由于数值小于地，可以代替静电释放模块的地电平，由于静电释放模块原本接地的模块此时为负电平，即当输入输出端口i/o传输负电压信号时，静电释放模块中的寄生二极管不会正向导通，输入输出端口i/o不存在从gnd抽电流，保证了芯片的正常工作，因此实现处理负压信号的端口静电释放保护功能。
53.在可选的一种实施方式中，所述电平比较单元，包括：电平比较子单元；所述电平比较子单元的输入端用于获取待比较的电平，输出端用于输出所述待比较的电平中数值最小的电平；所述待比较的电平包括芯片端口的电平和其他所述电平比较单元输出的电平。
54.请参看图4，本技术一实施例的电平选择模块的结构示意图。
55.本实施例的电平选择模块由多个端口电平选择单元11和由中间电平选择单元12构成的多级低电平选择电路级联而成，端口电平比较单元11和中间电平比较单元12包括电平比较子单元111，电平比较子单元111包括：至少一第二开关管和第三开关管；所述第二开关管的控制端与所述第三开关管的第二端连接、所述第二开关管的第二端与所述第三开关管的控制端连接，所述第二开关管的第一端与所述第三开关管的第一端连接；所述第二开关管的第二端和第三开关管的第二端均作为所述电平比较子单元的输入端，所述第二开关管的第一端作为所述电平比较子单元的输出端。第二开关管和第三开关管包括nmos晶体管、晶闸管和功率开关管中的至少一种。
56.本实施例中，所述第二开关管为nmos晶体管m2和第三开关管为nmos晶体管m3。具体的，以输入输出端口i/o1和i/o2为例，nmos晶体管m2的源极与输入输出端口i/o1连接、栅极与m3的源极连接、漏极用于输出第一比较电平q1、衬底连接最低电平mnv，nmos晶体管m3的源极与输入输出端口i/o2连接、栅极与m2的源极连接、漏极用于输出另一个第一比较电平、衬底连接最低电平mnv。m2的栅源电压vgs2等于i/o2的电压减去i/o1的电压，m3的栅源电压vgs3等于i/o1的电压减去i/o2的电压。当i/o1小于i/o2时，vgs2》0而vgs3《0，因此m2导通而m3截止，o1的电压等于i/o1的电压，即选出了i/o1和i/o2间的低电平。
57.同理，以输入输出端口i/on和gnd为例，nmos晶体管m4的源极与输入输出端口i/on连接、栅极与m5的源极连接、漏极用于输出第一比较电平qn、衬底连接最低电平mnv，nmos晶体管m5的源极与gnd连接、栅极与m4的源极连接、漏极用于输出另一个第一比较电平、衬底连接最低电平mnv。m4的栅源电压vgsn等于gnd的电压减去i/on的电压，m5的栅源电压vgsg等于i/on的电压减去gnd的电压。当i/on小于gnd时，vgsn》0而vgsg《0，因此m4导通而m5截止，on的电压等于i/on的电压，即选出了i/on和gnd间的低电平。
58.通过两两比较选出较低电平，再通过多级级联的低电平选择电路进行比较，即可选出i/o1、i/o2……
i/on和gnd之间的最低电平mnv。通过控制m2、m3、m4和m5的衬底连接最低电平mnv，可以省去衬底切换，使得电路正常工作时不消耗电流，降低了电路功耗。
59.在可选的一种实施方式中，所述电平比较单元，还包括：控制子单元；所述控制子单元与所述电平比较子单元连接，用于降低所述电平比较子单元的比较阈值，以提高比较电压的范围。
60.请参看图5，本技术一实施例的电平选择模块的结构示意图。
61.本实施例的电平选择模块中，所述控制子单元112包括至少一第四开关管和第五开关管；所述第四开关管的第一端与所述第二开关管的第二端连接、所述第四开关管的控制端与第二端均与所述最低电平连接；所述第五开关管的第一端与所述第三开关管的第二端连接、所述第五开关管的控制端与第二端均与所述最低电平连接。第四开关管和第五开关管包括nmos晶体管、晶闸管和功率开关管中的至少一种。
62.本实施例中，第四开关管为nmos晶体管m6，第五开关管为nmos晶体管m7。m6的栅极和源极相连并连接最低电压mnv，m6的漏极与m2的源极相连，m7的栅极和源极相连并连接最低电压mnv，m7的漏极与m3的源极相连。当输入输出端口i/o1和i/o2间的差值小于nmos管的阈值电压时，m2和m3处于弱导通或者关断状态，此时o1处于高阻态，无法选出低电平，通过在输入输出端口并联栅、源短接的nmos晶体管m6和m7来进行优化，可以降低比较阈值的盲区，提高比较结果的准确性。
63.原理是：栅、源短接的nmos晶体管m6和m7相当于二极管，其导通电压低于nmos管的阈值电压，比如nmos管的阈值电压是0.7v(伏特)，当没有nmos晶体管m6时，输入输出端口i/o1的电压和输入输出端口i/o2的电压之间的差值要大于0.7v，才能导通m2和m3进行电平比较，当增加nmos晶体管m6后，由于nmos晶体管m6的栅、源短接，此时nmos晶体管m6相当于二极管，该二极管的导通阈值是0.6v，使得输入输出端口i/o1的电压和输入输出端口i/o2的电压之间的差值大于0.6v即可进行电压比较。所以，通过增加栅、源短接的nmos晶体管m6和m7可以降低比较阈值的盲区，提高比较结果的准确性。
64.在可选的一种实施方式中，所述电平比较单元，还包括：保护子单元；所述保护子单元的输入端与所述芯片端口连接、输出端与所述电平比较子单元和所述控制子单元连接，用于抑制所述芯片端口的毛刺电压。保护子单元包括电阻、钳位二极管和滤波器件中的至少一种。通过保护子单元可以抑制端口的毛刺电压，从而保护器件不被端口的尖峰电压损坏。
65.请参看图6，本技术一实施例的电平选择模块的结构示意图。
66.本实施例的电平选择模块还包括保护子单元113，所述保护子单元113包括至少一第二电阻和第三电阻；所述第二电阻的一端用于获取所述芯片端口中的一个端口的电平、另一端与所述第四开关管的第一端连接；所述第三电阻的一端用于获取所述芯片端口中的另一个端口的电平、另一端与所述第五开关管的第一端连接。
67.本实施例中，以输入输出端口i/o1和i/o2为例子，保护子单元113包括第二电阻r2和第三电阻r3；所述第二电阻r2的一端用于获取输入输出端口i/o1的电平、另一端与nmos晶体管m4的源极连接；所述第三电阻r3的一端用于获取输入输出端口i/o2的电平、另一端与nmos晶体管m5的源极连接。nmos晶体管m4的源端串联第二电阻r2可以抑制输入输出端口i/o1的毛刺电压，从而保护器件不被输入输出端口i/o1的尖峰电压损坏。nmos晶体管m5的源端串联第三电阻r3可以抑制输入输出端口i/o2的毛刺电压，从而保护器件不被输入输出端口i/o2的尖峰电压损坏。
68.同理，以输入输出端口i/on和gnd为例子，通过在输入输出端口i/on和gnd上串联电阻r4和r5，即第二电阻和第三电阻可以抑制输入输出端口i/on和gnd的毛刺电压，从而保护器件不被输入输出端口i/on和gnd的尖峰电压损坏。
69.在可选的一种实施方式中，所述静电释放模块包括与芯片的端口对应的静电释放单元；所述静电释放单元，连接于所述电平选择模块和对应的芯片的端口之间，所述最低电平作为所述静电释放单元的地，用于泄放端口静电释放时的静电电流。静电释放单元包括开关器件或钳位二极管。通过静电释放单元可以提供低阻旁路通路来快速泄放大量的esd静电电流，同时保护自身以及内部电路不被esd电流损伤，实现端口静电保护功能。
70.请参看图7，本技术一实施例的静电释放模块的结构示意图。
71.本实施例的静电释放模块包括与芯片的端口对应的静电释放单元21。该静电释放单元21包括至少一第一开关管m1和第一电阻r1；所述第一开关管m1的控制端通过所述第一电阻r1接所述最低电平mnv、第一端与所述芯片端口连接、第二端与所述最低电平连接、衬底与所述第二端连接；所述第一开关管m1的第一端和第二端之间存在pn结，构成寄生二极管d2，所述pn结的正极与所述第二端连接，所述pn结的负极与所述第一端连接。第一开关管m1包括nmos晶体管、晶闸管和功率开关管中的至少一种。
72.本实施例中，第一开关管m1为nmos晶体管，m1的栅极通过所述第一电阻r1接所述最低电平mnv、漏极与输入输出端口i/o1连接、源极与所述最低电平mnv连接、衬底与所述源极连接；m1的漏极和源极之间存在pn结，所述pn结的正极与m1的源极连接，所述pn结的负极与m1的漏极连接。
73.将nmos晶体管m1的源端的电平从gnd变成芯片所有端口中的最低电平mnv，由于该最低电平mnv是整个芯片的最低电平，因此即便输入输出端口i/o处理负电平信号时，输入输出端口i/o和最低电平mnv之间的寄生二极管d2也一直处于反偏截止状态，不会正向导通而干扰芯片的正常工作。当输入输出i/o存在esd电压时，加载在m1反偏漏极与衬底之间的pn结反向电场升高，漏极反偏的pn结会发生雪崩击穿，并产生雪崩倍增效应，从而在输入输出端口i/o和最低电平mnv之间形成低阻旁路通路，并快速泄放大量的esd静电电流。且衬底没有切换，电路正常工作时不消耗电流。
74.静电释放模块利用其寄生pn结的反偏过流特性来提供esd通路能力，当该寄生pn结反向导通时可以提供低阻旁路通路来快速泄放大量的esd静电电流，同时保护自身以及内部电路不被esd电流损伤，实现端口静电保护功能。
75.请参看图8，本技术一实施例的芯片的结构示意图。
76.本实施例的一种芯片，包括上述的所述的端口静电释放保护电路100和功能电路200；所述功能电路200包括若干端口；所述芯片端口静电释放保护电路100与所述芯片端口连接；所述最低电平mnv作为所述功能电路200的地。功能电路200包括开关电路和信号传输电路。在其他可选的实施方式中，功能电路200还包括电平转换电路，可以将芯片内部的功能电路的地连接到最低电平mnv，以保证功能电路的正确性。芯片包括开关芯片和传输芯片等。
77.图1中的esd结构，nmos晶体管的栅极接地是为了使nmos晶体管的在正常工作电压下一直处于关闭状态，但当输入输出端口i/o传输负电压信号时，寄生二极管d1会正向导通，输入输出端口i/o通过nmos晶体管从gnd抽电流，导致芯片不能正常工作。本实施例的芯片通过静电释放保护电路100中的最低电平选择模块对芯片各端口电压进行比较，选出最低电平mnv作为静电释放模块和内部功能电路200的地。静电释放模块利用其寄生pn结的反偏过流特性来提供esd通路能力，保护自身以及内部功能电路200不被esd电流损伤。由于最
低电平mnv是整个芯片的最低电平，因此即便输入输出i/o接收到负电压信号时，静电释放模块中的寄生二极管d2也不会导通，芯片依然能正常工作，从而保证芯片能够处理负电压信号，实现负电平信号的传输能力。
78.本实施例中的静电释放保护电路100可以设置在芯片的外部，与芯片各端口连接，也可以集成在芯片的内部。
79.请参看图9，本技术一实施例的开关电路芯片的结构示意图。
80.本实施例的开关电路芯片中，静电释放保护电路集成在开关电路芯片的内部。所述静电释放模块2还包括公共地，所述静电释放单元21的地与所述公共地连接；所述公共地连接到所述电平选择模块的输出端，此时公共地的电平为最低电平mnv。
81.电平选择模块1的输入端与输入输出端口i/o1、输入输出端口i/o2…
输入输出端口i/on和gnd均连接，可以获取到输入输出端口i/o1、输入输出端口i/o2…
输入输出端口i/on和gnd上的电平，经过比较后输出其中电平值最低的电平作为最低电平mnv。输入输出端口i/o1、输入输出端口i/o2…
输入输出端口i/on和gnd上均连接一个静电释放单元21，该静电释放单元21和芯片的内部电路3的地均连接芯片端口中最低的电平，比如，该最低电平为负电压信号时，该静电释放单元21和内部电路3中地信号变成该负电压，所以静电释放单元21中的寄生二极管d2不会导通，从而保证芯片能够处理负电压信号，实现负电平信号的传输能力。并且当芯片各个端口存在esd电压时，加载在静电释放单元21中m1的反偏漏极与衬底之间的pn结反向电场升高，漏极反偏的pn结会发生雪崩击穿，并产生雪崩倍增效应，从而在端口和最低电平mnv之间形成低阻旁路通路，并快速泄放大量的esd静电电流。
82.本发明的实施例还提供一种包括上述端口静电释放保护电路，或，芯片的电子设备，例如智能终端等。该电子设备采用上述的端口静电释放保护电路，提高了电子设备的稳定性。
83.以上所述仅为本技术的实施例，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。