一种PWM信号解码器及使用其的单输入高压集成电路的制作方法

一种pwm信号解码器及使用其的单输入高压集成电路
技术领域
1.本发明涉及半导体技术领域，特别是一种pwm信号解码器及使用其的单输入高压集成电路。


背景技术：

2.高压集成电路用于接收mcu的pwm控制信号，然后输出驱动信号来驱动后续的igbt管或者mos管工作，从而达到控制外围设备的目的。目前六通道的高压集成电路的pwm控制信号，都是由外部mcu提供，高压集成电路需要六个管脚接接收其对应的pwm控制信号，这样就需要高压集成电路设置比较多的管脚，导致高压集成电路封装会比较大，从而使其应用的电路所占空间也会增大。


技术实现要素：

3.针对上述缺陷，本发明的一个目的在于提出一种pwm信号解码器，解决了现有的高压集成电路需要的管脚过多的问题。
4.针对上述缺陷，本发明的另一个目的在于提出一种单输入高压集成电路，解决了现有的高压集成电路需要的管脚过多的问题。
5.为达此目的，本发明采用以下技术方案：一种pwm信号解码器包括缓存解码模块、缓存逻辑控制模块和缓存寄存模块；所述缓存解码模块包括pwm信号输入端、pwm1输出端、pwm2输出端、pwm3输出端、第一解码非门、第二解码非门和第三解码非门，所述第一解码非门的输入端、第二解码非门的输入端和第三解码非门的输入端并联后与所述pwm信号输入端电连接，所述第一解码非门的输出端与所述pwm1输出端电连接，所述第二解码非门的输出端与所述pwm2输出端电连接，所述第三解码非门的输出端与所述pwm3输出端电连接；所述缓存解码模块用于将从所述pwm信号输入端输入的pwm信号分解成频率和占空比均与pwm信号相同的pwm1信号、pwm2信号和pwm3信号并分别从所述pwm1输出端、pwm2输出端和pwm3输出端输出；所述缓存逻辑控制模块包括en使能输入端、en1使能输出端、en2使能输出端、en3使能输出端、第一使能与门、第二使能与门、第三使能与门和电机算法时序发生器；所述第一使能与门的第一输入端、第二使能与门的第一输入端和第三使能与门的第一输入端并联后与所述en使能输入端电连接；所述第一使能与门的第二输入端与所述电机算法时序发生器的第一时序输出端电连接，所述第二使能与门的第二输入端与所述电机算法时序发生器的第二时序输出端电连接，所述第三使能与门的第二输入端与所述电机算法时序发生器的第三时序输出端电连接；所述第一使能与门的输出端与所述en1使能输出端电连接，所述第二使能与门的输出端与所述en2使能输出端电连接，所述第三使能与门的输出端与所述en3使能输出端电连接；所述缓存逻辑控制模块用于将从en使能输入端输入的en使能信号根据对应的电机算法时序分解成en1使能信号、en2使能信号和en3使能信号并分别从en1使能输出端、en2使能输出端和en3使能输出端输出；
所述缓存寄存模块包括多个第一非门和多个与门，所述第一非门和所述与门一一对应，所述第一非门的输出端与所述与门的第一输入端电连接，所述en1使能输出端、所述en2使能输出端以及所述en3使能输出端分别和缓存寄存模块中对应的第一非门的输入端电连接，所述pwm1输出端、所述pwm2输出端以及所述pwm3输出端分别和缓存寄存模块中对应的与门的第二输入端电连接；所述与门的输出端作为所述缓存寄存模块的输出端。
6.较优地，所述pwm信号解码器还包括分解模块，所述分解模块与所述缓存寄存模块一一对应，所述分解模块的输入端和与其对应的缓存寄存模块的与门的输出端电连接；所述分解模块的输入端与其自身的第一输出端电连接，所述分解模块的输入端还与第二非门的输入端电连接，所述第二非门的输出端与所述分解模块的第二输出端电连接。
7.较优地，所述分解模块包括二极管d1、二极管d2、电阻r1、电阻r2、电容c1和电容c2；所述二极管d1与电阻r1并联后的一端与所述分解模块的输入端电连接，所述二极管d1与电阻r1并联后的另一端与电容c1的一端并联，并与所述分解模块的第一输出端电连接，所述电容c1的另一端接地；所述二极管d2与电阻r2并联后的一端与所述第二非门的输出端电连接，所述二极管d2与电阻r2并联后的另一端与电容c2的一端并联，并与所述分解模块的第二输出端电连接，所述电容c2的另一端接地。
8.较优地，一种单输入高压集成电路，使用pwm信号解码器，所述pwm信号解码器内置于所述单输入高压集成电路内；所述单输入高压集成电路包括高侧驱动电路模块，所述高侧驱动电路模块的输入通道与所述分解模块一一对应，所述高侧驱动电路模块的输入通道与所述分解模块的第一输出端电连接，或者所述高侧驱动电路模块的输入通道与所述分解模块的第二输出端电连接。
9.较优地，所述单输入高压集成电路还包括低侧驱动电路模块，所述低侧驱动电路模块的输入通道与所述分解模块一一对应，所述低侧驱动电路模块的输入通道与所述分解模块的第一输出端电连接，或者所述低侧驱动电路模块的输入通道与所述分解模块的第二输出端电连接；其中，当所述高侧驱动电路模块的输入通道与所述分解模块的第一输出端电连接时，所述低侧驱动电路模块的输入通道与所述分解模块的第二输出端电连接，当所述高侧驱动电路模块的输入通道与所述分解模块的第二输出端电连接时，所述低侧驱动电路模块的输入通道与所述分解模块的第一输出端电连接。
10.较优地，所述单输入高压集成电路还包括rc滤波电路，所述rc滤波电路的输入端外接mcu的pwm控制信号端，所述rc滤波电路的输出端与所述缓存解码模块的pwm信号输入端电连接；和/或所述rc滤波电路的输入端外接en使能信号发生器，所述rc滤波电路的输出端与所述缓存逻辑控制模块的en使能输入端电连接。
11.较优地，所述单输入高压集成电路还包括施密特触发器，所述rc滤波电路的输出端通过所述施密特触发器与所述缓存解码模块的pwm信号输入端电连接和/或与所述缓存逻辑控制模块的en使能输入端电连接。
12.较优地，所述单输入高压集成电路还包括低通滤波器，所述施密特触发器通过所述低通滤波器与所述缓存解码模块的pwm信号输入端电连接和/或与所述缓存逻辑控制模块的en使能输入端电连接。
13.较优地，所述单输入高压集成电路还包括vreg-vcc电平转换电路，所述低通滤波器通过所述vreg-vcc电平转换电路与所述缓存解码模块的pwm信号输入端电连接和/或与所述缓存逻辑控制模块的en使能输入端电连接。
14.较优地，所述单输入高压集成电路还包括死区电路，所述分解模块的第一输出端通过所述死区电路与所述高侧驱动电路模块的输入通道电连接或者与所述低侧驱动电路模块的输入通道电连接；所述分解模块的第二输出端通过所述死区电路与所述低侧驱动电路模块的输入通道电连接或者与所述高侧驱动电路模块的输入通道电连接。
15.上述技术方案中的一个技术方案具有如下有益效果：mcu的pwm控制信号从缓存解码模块输入，并经过缓存解码模块的pwm1输出端、pwm2输出端和pwm3输出端输出三相的pwm1信号、pwm2信号和pwm3信号，再进入到缓存寄存模块，然后缓存寄存模块结合输入的en1使能信号、en2使能信号和en3使能信号的状态，来控制对应的输出端输出对应的pwm波形，从而通过pwm波形来控制与其连接的高侧驱动电路模块和低侧驱动电路模块，进而通过高侧驱动电路模块和低侧驱动电路模块来驱动后续的igbt管或者mos管工作。由于所述pwm信号解码器能将一个pem控制信号拆分成三个pwm波形，并且每个pwm波形都能通过对应的en1使能信号、en2使能信号或en3使能信号的状态来控制，如此，将该pwm信号解码器内置于高压集成电路后，就能减少高压集成电路的管脚，降低高压集成电路封装的体积，从而降低其应用的电路所占空间。
附图说明
16.图1是本发明的一个实施例中pwm信号解码器的结构示意图；图2是本发明的一个实施例中缓存寄存模块的结构示意图；图3是本发明的一个实施例中分解模块的结构示意图；图4是本发明的一个实施例中单输入高压集成电路的结构示意图；图5是本发明的一个实施例中死区时间dt测试标准图；图6是本发明的一个实施例中缓存解码模块的电路图；图7是本发明的一个实施例中缓存逻辑控制模块的电路图。
具体实施方式
17.下面详细描述本发明的实施方式，实施方式的示例在附图中示出，其中，相同或类似的标号自始至终表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
18.下面结合图1至图7，描述本发明实施例的一种pwm信号解码器，包括缓存解码模块、缓存逻辑控制模块和缓存寄存模块；如图6所示，所述缓存解码模块包括pwm信号输入端、pwm1输出端、pwm2输出端、pwm3输出端、第一解码非门、第二解码非门和第三解码非门，所述第一解码非门的输入端、第二解码非门的输入端和第三解码非门的输入端并联后与所述pwm信号输入端电连接，所述第一解码非门的输出端与所述pwm1输出端电连接，所述第二解码非门的输出端与所述pwm2输出端电连接，所述第三解码非门的输出端与所述pwm3输出端电连接；所述缓存解码模块用于将从所述pwm信号输入端输入的pwm信号分解成频率和占空比均与pwm信号相同的
pwm1信号、pwm2信号和pwm3信号并分别从所述pwm1输出端、pwm2输出端和pwm3输出端输出；pwm信号输入端分别经过第一解码非门、第二解码非门和第三解码非门做非运算后得到pwm1信号、pwm2信号和pwm3信号；如图7所示，所述缓存逻辑控制模块包括en使能输入端、en1使能输出端、en2使能输出端、en3使能输出端、第一使能与门、第二使能与门、第三使能与门和电机算法时序发生器；所述第一使能与门的第一输入端、第二使能与门的第一输入端和第三使能与门的第一输入端并联后与所述en使能输入端电连接；所述第一使能与门的第二输入端与所述电机算法时序发生器的第一时序输出端电连接，所述第二使能与门的第二输入端与所述电机算法时序发生器的第二时序输出端电连接，所述第三使能与门的第二输入端与所述电机算法时序发生器的第三时序输出端电连接；所述第一使能与门的输出端与所述en1使能输出端电连接，所述第二使能与门的输出端与所述en2使能输出端电连接，所述第三使能与门的输出端与所述en3使能输出端电连接；所述缓存逻辑控制模块用于将从en使能输入端输入的en使能信号根据对应的电机算法时序分解成en1使能信号、en2使能信号和en3使能信号并分别从en1使能输出端、en2使能输出端和en3使能输出端输出；en使能信号分别和电机算法时序发生器第一时序输出端、第二时序输出端和第三时序输出端输出的三个不同的时序信号做与运算，得到en1使能信号、en2使能信号和en3使能信号；在本实施例中，所述电机算法时序发生器为现有的电路结构，用于根据电机驱动的算法生成不同的时序信号，并分别从第一时序输出端、第二时序输出端和第三时序输出端输出；如图2所示，所述缓存寄存模块包括多个第一非门和多个与门，所述第一非门和所述与门一一对应，所述第一非门的输出端与所述与门的第一输入端电连接，所述en1使能输出端、所述en2使能输出端以及所述en3使能输出端分别和缓存寄存模块中对应的第一非门的输入端电连接，所述pwm1输出端、所述pwm2输出端以及所述pwm3输出端分别和缓存寄存模块中对应的与门的第二输入端电连接；所述与门的输出端作为所述缓存寄存模块的输出端。
19.在所述pwm信号解码器中，mcu的pwm控制信号从缓存解码模块输入，并经过缓存解码模块的pwm1输出端、pwm2输出端和pwm3输出端输出三相的pwm1信号、pwm2信号和pwm3信号，再进入到缓存寄存模块，然后缓存寄存模块结合输入的en1使能信号、en2使能信号和en3使能信号的状态，来控制对应的输出端输出对应的pwm波形，从而通过pwm波形来控制与其连接的高侧驱动电路模块和低侧驱动电路模块，进而通过高侧驱动电路模块和低侧驱动电路模块来驱动后续的igbt管或者mos管工作。由于所述pwm信号解码器能将一个pem控制信号拆分成三个pwm波形，并且每个pwm波形都能通过对应的en1使能信号、en2使能信号或en3使能信号的状态来控制，如此，将该pwm信号解码器内置于高压集成电路后，就能减少高压集成电路的管脚，降低高压集成电路封装的体积，从而降低其应用的电路所占空间。
20.在运行时，在缓存寄存模块中，en1使能信号经过第一非门再进入与门和pwm1信号做与运算，因此，只有en1使能信号为低电平，pwm1信号才能通过与门进行输出形成pwm波形，从而达到利用en1使能信号控制pwm1信号对应的pwm波形的输出的目的；en2使能信号经过第一非门再进入与门和pwm2信号做与运算，因此，只有en2使能信号为低电平，pwm2信号才能通过与门进行输出，从而达到利用en2使能信号控制pwm2信号输出对应的pwm波形的目的；en3使能信号经过第一非门再进入与门和pwm3信号做与运算，因此，只有en3使能信号为
低电平，pwm3信号才能通过与门进行输出，从而达到利用en3使能信号控制pwm3信号输出对应的pwm波形的目的；在本实施例中，en1使能信号、en2使能信号和en3使能信号经过第一非门后进入的与门均为相互独立的与门，pwm1信号、pwm2信号和pwm3信号进入的与门均为相互独立的与门，从而不会产生影响；en1使能信号经过第一非门后进入的与门和pwm1信号进入的与门为同一个与门，从而实现与运算；en2使能信号经过第一非门后进入的与门和pwm2信号进入的与门为同一个与门，从而实现与运算；en3使能信号经过第一非门后进入的与门和pwm3信号进入的与门为同一个与门，从而实现与运算。
21.一些实施例中，所述pwm信号解码器还包括分解模块，所述分解模块与所述缓存寄存模块一一对应，所述分解模块的输入端和与其对应的缓存寄存模块的与门的输出端电连接；如图3所示，所述分解模块的输入端与其自身的第一输出端电连接，所述分解模块的输入端还与第二非门的输入端电连接，所述第二非门的输出端与所述分解模块的第二输出端电连接。
22.由于所述分解模块的两个输出端的其中一个输出端与第二非门电连接，如此，缓存寄存模块的与门的输出端输出的信号经过所述分解模块的第一输出端和第二输出端输出互补的两个信号。如图3所示，在本实施例中，pwm1信号对应的pwm波形输入的分解模块的第一输出端为hi1，第二输出端为li1，同理，pwm2信号对应的pwm波形输入的分解模块的第一输出端为hi2，第二输出端为li2，pwm3信号对应的pwm波形输入的分解模块的第一输出端为hi3，第二输出端为li3。
23.值得说明的是，所述分解模块包括二极管d1、二极管d2、电阻r1、电阻r2、电容c1和电容c2；所述二极管d1与电阻r1并联后的一端与所述分解模块的输入端电连接，所述二极管d1与电阻r1并联后的另一端与电容c1的一端并联，并与所述分解模块的第一输出端电连接，所述电容c1的另一端接地；如此，能对缓存寄存模块的与门的输出端输出的信号进行滤波后再从所述分解模块的第一输出端输出；所述二极管d2与电阻r2并联后的一端与所述第二非门的输出端电连接，所述二极管d2与电阻r2并联后的另一端与电容c2的一端并联，并与所述分解模块的第二输出端电连接，所述电容c2的另一端接地。如此，能对缓存寄存模块的与门的输出端输出的信号利用第二非门进行翻转后再进行滤波，最后从所述分解模块的第二输出端输出。
24.可选地，如图4所示，一种单输入高压集成电路，使用所述pwm信号解码器，所述pwm信号解码器内置于所述单输入高压集成电路内；所述单输入高压集成电路包括高侧驱动电路模块，所述高侧驱动电路模块的输入通道与所述分解模块一一对应，所述高侧驱动电路模块的输入通道与所述分解模块的第一输出端电连接，或者所述高侧驱动电路模块的输入通道与所述分解模块的第二输出端电连接。所述高侧驱动电路模块为现有的电路结构，通过从输入通道输入pwm控制信号来产生对应的驱动信号来驱动外围设备。
25.具体地，所述单输入高压集成电路还包括低侧驱动电路模块，所述低侧驱动电路模块的输入通道与所述分解模块一一对应，所述低侧驱动电路模块的输入通道与所述分解模块的第一输出端电连接，或者所述低侧驱动电路模块的输入通道与所述分解模块的第二输出端电连接；其中，当所述高侧驱动电路模块的输入通道与所述分解模块的第一输出端电连接时，所述低侧驱动电路模块的输入通道与所述分解模块的第二输出端电连接，当所
述高侧驱动电路模块的输入通道与所述分解模块的第二输出端电连接时，所述低侧驱动电路模块的输入通道与所述分解模块的第一输出端电连接。所述低侧驱动电路模块为现有的电路结构，通过从输入通道输入pwm控制信号来产生对应的驱动信号来驱动外围设备。
26.如此，本实施例中的单输入高压集成电路只需要一个pwm控制信号输入接口，经过内置的pwm信号解码器后分解成与所述高侧驱动电路模块的输入通道和低侧驱动电路模块的输入通道对应的pwm波形，然后分别通过高侧驱动电路模块的输出和低侧驱动电路模块的输出来驱动后续的igbt管或者mos管工作，进而驱动外围设备。如图4所示，高侧驱动电路模块的输出分别为ho1、ho2和ho3，低侧驱动电路模块的输出分别为lo1、lo2和lo3。
27.所述缓存寄存模块分为第一寄存器、第二寄存器和第三寄存器；所述分解模块分为第一分解电路、第二分解电路和第三分解电路；所述高侧驱动电路模块的输入通道包括第一高侧输入通道、第二高侧输入通道和第三高侧输入通道；所述低侧驱动电路模块的输入通道包括第一低侧输入通道、第二低侧输入通道和第三低侧输入通道；所述第一寄存器的第一非门的输入端与所述en1使能输出端电连接，第一寄存器的第一非门的输出端与第一寄存器的与门的第一输入端电连接，第一寄存器的与门的第二输入端与所述pwm1输出端电连接，第一寄存器的与门的输出端与第一分解模块的输入端电连接；第一寄存器的与门的输出端为输出端out1，所述第一寄存器用于根据en1使能输出端输出的en1使能信号控制输出端out1输出pwm1信号，然后经由所述第一分解电路的第一输出端和第二输出端输出互补的两个信号，其中一个信号hi1输入到高侧驱动电路模块的第一输入通道，然后经过高侧驱动电路模块的处理后输出驱动信号ho1驱动外围设备，另一个信号li1输入到低侧驱动电路模块的第一输入通道，然后经过低侧驱动电路模块的处理后输出驱动信号lo1驱动外围设备；所述第二寄存器的第一非门的输入端与所述en2使能输出端电连接，第二寄存器的第一非门的输出端与第二寄存器的与门的第一输入端电连接，第二寄存器的与门的第二输入端与所述pwm2输出端电连接，第二寄存器的与门的输出端与第二分解模块的输入端电连接；第二寄存器的与门的输出端为输出端out2，所述第二寄存器用于根据en2使能输出端输出的en2使能信号控制输出端out2输出pwm2信号，然后经由所述第二分解电路的第一输出端和第二输出端输出互补的两个信号，其中一个信号hi2输入到高侧驱动电路模块的第二输入通道，然后经过高侧驱动电路模块的处理后输出驱动信号ho2驱动外围设备，另一个信号li2输入到低侧驱动电路模块的第二输入通道，然后经过低侧驱动电路模块的处理后输出驱动信号lo2驱动外围设备；所述第三寄存器的第一非门的输入端与所述en3使能输出端电连接，所第三寄存器的非门的输出端与第三寄存器的与门的第一输入端电连接，第三寄存器的与门的第二输入端与所述pwm3输出端电连接，第三寄存器的与门的输出端与第三分解模块的输入端电连接；第三寄存器的与门的输出端为输出端out3，第三寄存器的用于根据en3使能输出端输出的en3使能信号控制输出端out3输出pwm3信号；然后经由所述第三分解电路的第一输出端和第二输出端输出互补的两个信号，其中一个信号hi3输入到高侧驱动电路模块的第三输入通道，然后经过高侧驱动电路模块的处理后输出驱动信号ho3驱动外围设备，另一个信号li3输入到低侧驱动电路模块的第三输入通道，然后经过低侧驱动电路模块的处理后输出驱动信号lo3驱动外围设备。
28.优选的，所述单输入高压集成电路还包括rc滤波电路，所述rc滤波电路的输入端外接mcu的pwm控制信号端，所述rc滤波电路的输出端与所述缓存解码模块的pwm信号输入端电连接；和/或所述rc滤波电路的输入端外接en使能信号发生器，所述rc滤波电路的输出端与所述缓存逻辑控制模块的en使能输入端电连接。所述rc滤波电路为现有的电路结构，全称为电阻-电容电路（resistor-capacitance circuit），rc滤波电路由一个电阻器和一个电容器组成的无源抗干扰性强的滤波电路。用于去掉输入信号中不必要的高频成分，去除高频干扰。
29.一些实施例中，所述单输入高压集成电路还包括施密特触发器，所述rc滤波电路的输出端通过所述施密特触发器与所述缓存解码模块的pwm信号输入端电连接和/或与所述缓存逻辑控制模块的en使能输入端电连接。所述施密特触发器为现有的电路结构，mcu的pwm控制信号和en使能信号都需让输入信号首先经过施密特触发器，过滤输入电路的电平噪声，当逻辑为0时的最大值0.8v，当逻辑为1时的最小值2.9v。
30.值得说明的是，所述单输入高压集成电路还包括低通滤波器，所述施密特触发器通过所述低通滤波器与所述缓存解码模块的pwm信号输入端电连接和/或与所述缓存逻辑控制模块的en使能输入端电连接。所以低通滤波器为现有的电路结构，为了过滤输入电路高频噪声，同时为了给自举电路足够的充电时间，避免被驱动的后端电路工作在自举电路电压不足的状态（这样会使后端电路效率降低），需要限定输入信号的频率范围，对过高频率的信号进行过滤。在本实施例中，通过所述低通滤波器滤去600khz～700khz以上的信号。
31.可选地，所述单输入高压集成电路还包括vreg-vcc电平转换电路，所述低通滤波器通过所述vreg-vcc电平转换电路与所述缓存解码模块的pwm信号输入端电连接和/或与所述缓存逻辑控制模块的en使能输入端电连接。所述vreg-vcc电平转换电路为现有的电路结构，高压集成电路是mos电路，电流很小，但vreg的电流能力有限，不能带动过多的电路，在进行了施密特触发和低通滤波后，一般先进行电压转换，将驱动电压由vreg转成vcc。
32.具体地，所述单输入高压集成电路还包括死区电路，所述分解模块的第一输出端通过所述死区电路与所述高侧驱动电路模块的输入通道电连接或者与所述低侧驱动电路模块的输入通道电连接；所述分解模块的第二输出端通过所述死区电路与所述低侧驱动电路模块的输入通道电连接或者与所述高侧驱动电路模块的输入通道电连接。
33.所述死区电路为现有的电路结构。死区电路主要用于产生死区时间，在功率开关pwm控制信号翻转时避免发生误触发。高压集成电路控制三相逆变功率元件，其反馈电流或电压信号，常常会被功率器件开关时产生的噪声所影响，导致输入芯片内部的信号叠加了一些由导线寄生电感和芯片寄生电容引起的spike噪声，这些spike噪声会导致芯片内部产生误触发，输出错误的pwm控制信号。为了避免spike噪声的影响，在pwm控制信号翻转后到反馈信号稳定的一端时间内，对反馈信号的运算电路进行屏蔽，这段时间就是死区时间。也就是同一桥臂的上下开关器件（如igbt管和mos管等）的导通和关断错开一定的时间，即死区时间，以保证同一桥臂的上下igbt管总是先关断后导通。死区电路为rc充电延时电路，即充电速度缓慢，放电速度很快。使脉冲的上升沿变缓，下降沿不变。这就是死区的产生原理，通过调整r,c的值可以修改死区时间。死区时间的dt测试标准如图5所示，其中ton是输出上升沿传输延时，toff是输出上下降传输延时，tr是输出上升时间，tf是输出下降时间。
34.所述单输入高压集成电路的电源输入端设有vreg发生电路（vreg/vcc），在本实施
例中，驱动ic的供电电压的type值一般为15v，要接收mcu等的5v的逻辑1信号，必须利用vreg发生电路一个温度特性良好的7.2v的vreg信号，同时，还需要一个5v电源给集成正弦波算法的mcu处理器供电。
35.所述单输入高压集成电路还包括互锁电路（inter lock），所述互锁电路设置于所述高侧驱动电路模块和低侧驱动电路模块之间。为了避免单输入高压集成电路的高侧驱动电路模块和低侧驱动电路模块的输入同时为高电平，以及避免高侧驱动电路模块和低侧驱动电路模块的输出同时为高电平，引入互锁电路，如果高侧驱动电路模块和低侧驱动电路模块的输出同时为高电平，后继的igbt管等元件同时导通，将有大电流流过，造成igbt管等后继元件的损坏。所述互锁电路的逻辑为：当两输入端同时为逻辑1时，两输出端为逻辑0，其余情况，输入与输出同逻辑。
36.所述单输入高压集成电路还包括脉冲发生电路（pulse gen），在高侧驱动电路模块的输入信号的上升沿和下降沿分别产生脉冲，使高压dmos管瞬时导通，用rs触发器记录这个瞬时导通的信号，控制高侧驱动电路模块的输出信号与高侧驱动电路模块的输入信号同步。
37.所述单输入高压集成电路还包括延时电路，给低侧驱动电路模块的输出做一个延时，使得高侧驱动电路模块的输出信号与低侧驱动电路模块的输出信号保持一致。
38.所述单输入高压集成电路还包括低压保护电路（uv dectect filter），当vcc电压过低时都应使驱动ic停止工作（保持输出为逻辑0状态），以保护后继电路。因此在低压区，应存在检测vcc电平的低压保护电路。vcc从高电位开始下降，低于13v以后，输出保持逻辑0；当vcc从低点位开始上升，高于13.7v以后，输出保持逻辑1，即之间存在0.7v的差值。这主要是为了保护后继电路，确认电源电压确实足够高后，输出才产生高电平。考虑到电源噪声，在电路的最后，应加入延时电路，使电源噪声引起的电源电压瞬时低下时，输出不产生误动作。
39.所述单输入高压集成电路还包括温度保护电路，温度保护电路实现温度保护功能。
40.所述单输入高压集成电路还包括故障逻辑控制电路，故障逻辑控制电路是接收各功能电路的故障信号，根据各故障信号做出故障去处理，并根据故障的重要性关掉对应的功能或关断单输入高压集成电路所有功能，而进行保护单输入高压集成电路及整个应用电路。欠压保护功能信号uvlo为0时，故障逻辑控制电路输出故障信号给故障输出电路，同时，单输入高压集成电路进入欠压保护功能，关断单输入高压集成电路六路pwm波，欠压保护功能、itrip电流保护功能、温度保护功能各功能故障信号1为功能正常无故障，为0时，故障逻辑控制电路输出故障信号给故障输出电路，同时，单输入高压集成电路也进入对应功能保护，单输入高压集成电路停止六路pwm波输出，停止工作。
41.所述单输入高压集成电路还包括故障输出电路，故障输出电路是mos管，mos管的基极接到故障逻辑控制电路的输出端，故障逻辑控制电路控制故障输出mos管的开能和关断，mos管的d极悬空，需要单输入高压集成电路外部增加上拉电阻，当故障逻辑控制电路输出1时，mos管开通，输出fo信号给外部设备。当故障逻辑控制电路输出0时（单输入高压集成电路无故障），mos管关断，fo信号为高电平。
42.根据本发明实施例的一种pwm信号解码器及使用其的单输入高压集成电路的其他
构成等以及操作对于本领域普通技术人员而言都是已知的，这里不再详细描述。
43.在本说明书的描述中，参考术语“实施例”、“示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
44.尽管上面已经示出和描述了本发明的实施方式，可以理解的是，上述实施方式是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施实施进行变化、修改、替换和变型。