用于电子雷管的抗干扰方法、系统及介质与流程

1.本发明涉及电子雷管技术领域，具体地，涉及一种用于电子雷管的抗干扰方法、系统及介质。


背景技术：

2.随着电子雷管的应用越来越防范，电子雷管在一些地下矿的掘进面爆破时，出现明显的盲炮问题。由于电子雷管在组网爆破时，设置的延时不一样，掘进面爆破的面积较小，组网的电子雷管之间的间距比较近，先爆破的电子雷管爆炸后产生的强电磁波或静电等干扰信号会从还未爆的电子雷管的两根脚线进入电子雷管模块内部，从而瞬时击穿电子雷管芯片或引起芯片复位，导致电子雷管模块停止工作，出现拒爆。
3.现有的电子雷管模块，很多是在电子雷管芯片前级添加防护电路，或增加放电装置，来抑制爆破环境中产生的一些干扰信号，但是在地下矿的掘进面爆破现场拒爆问题还是比较多，对拒爆的电子雷管模块进行分析，大部分原因是雷管芯片本身发生了复位。
4.爆破环境中干扰信号基本都是高频脉冲，这些信号无法通过外部电路完全消除，进入芯片内部之后容易引发芯片的复位。而一旦复位，就会出现盲炮。
5.公开号为cn112393653a的发明专利，公开了一种提高抗干扰性能的电子雷管爆破控制系统，所述电子雷管爆破控制系统包括起爆器和若干个电子雷管模块，各个电子雷管模块以并联方式与起爆器连接，每个电子雷管模块上设有开关结构，当电子雷管模块接收到起爆器发出的起爆指令并开始执行起爆后，所述电子雷管模块控制开关结构处于闭合状态，使得这时电子雷管模块与起爆器及其它电子雷管模块之间处于物理隔断状态。


技术实现要素：

6.针对现有技术中的缺陷，本发明提供一种用于电子雷管的抗干扰方法、系统及介质。
7.根据本发明提供的一种用于电子雷管的抗干扰方法、系统及介质，所述方案如下：
8.第一方面，提供了一种用于电子雷管的抗干扰方法，所述方法包括：
9.步骤s1：电子雷管芯片上电后，内部的上电复位电路输出复位信号por，复位结束之后，电子雷管芯片进入正常模式，等待接收指令；
10.步骤s2：控制整个电子雷管模块的起爆器完成正常的通信、芯片配置、高压电容充电和延期时间设置操作之后发送起爆命令；
11.步骤s3：电子雷管芯片接收到起爆命令之后，主控逻辑控制芯片从正常模式进入起爆前倒计时的延期模式；
12.步骤s4：进入延期模式之后，抗干扰逻辑屏蔽掉延期模块输入的复位信号，同时发送加载信号load给延期逻辑，随后发送启动信号start给延期逻辑驱动计数器；
13.步骤s5：延期逻辑的计数器启动，开始倒计时计数；
14.步骤s6：计时器倒计数到零之后，输出点火控制信号引爆药头。
15.优选地，所述步骤s3具体包括：接收到起爆命令之后，所有的电子雷管芯片都进入到延期模式，并在起爆前通过抗干扰逻辑切断芯片复位到延期逻辑的通路。
16.优选地，所述抗干扰逻辑包括：24位延期控制寄存器、比较器、或门、两个d触发器、非门和与门；
17.所述24位延期控制寄存器输出端与比较器输入端相连接，所述比较器输出端与第一触发器以及或门的输入端相连接；
18.所述或门的输出端连接第一触发器的输入端，该第一触发器输出端与第二触发器输入端以及与门相连，所述第二触发器输出端连接非门后再连接与门。
19.优选地，所述抗干扰逻辑中的24位延期控制寄存器不受复位信号控制，刚上电时满足特征值“0xa5f05a”，延期计数器提前计数的概率小于1/(2^24)～＝0.1ppm以下。
20.第二方面，提供了一种用于电子雷管的抗干扰系统，所述系统包括：
21.模块m1：电子雷管芯片上电后，内部的上电复位电路输出复位信号por，复位结束之后，电子雷管芯片进入正常模式，等待接收指令；
22.模块m2：控制整个电子雷管模块的起爆器完成正常的通信、芯片配置、高压电容充电和延期时间设置操作之后发送起爆命令；
23.模块m3：电子雷管芯片接收到起爆命令之后，主控逻辑控制芯片从正常模式进入起爆前倒计时的延期模式；
24.模块m4：进入延期模式之后，抗干扰逻辑屏蔽掉延期模块输入的复位信号，同时发送加载信号load给延期逻辑，随后发送启动信号start给延期逻辑驱动计数器；
25.模块m5：延期逻辑的计数器启动，开始倒计时计数；
26.模块m6：计时器倒计数到零之后，输出点火控制信号引爆药头。
27.优选地，所述模块m3具体包括：接收到起爆命令之后，所有的电子雷管芯片都进入到延期模式，并在起爆前通过抗干扰逻辑切断芯片复位到延期逻辑的通路。
28.优选地，所述抗干扰逻辑包括：24位延期控制寄存器、比较器、或门、两个d触发器、非门和与门；
29.所述24位延期控制寄存器输出端与比较器输入端相连接，所述比较器输出端与第一触发器以及或门的输入端相连接；
30.所述或门的输出端连接第一触发器的输入端，该第一触发器输出端与第二触发器输入端以及与门相连，所述第二触发器输出端连接非门后再连接与门。
31.优选地，所述抗干扰逻辑中的24位延期控制寄存器不受复位信号控制，刚上电时满足特征值“0xa5f05a”，延期计数器提前计数的概率小于1/(2^24)～＝0.1ppm以下。
32.第二方面，提供了一种存储有计算机程序的计算机可读存储介质，所述计算机程序被处理器执行时实现所述方法中的步骤。
33.与现有技术相比，本发明具有如下的有益效果：
34.1、本发明中的电子雷管芯片接收到起爆命令进入延期模式之后，芯片内部会自动切断复位通路，即使有外部干扰引发芯片复位，也不会影响延期逻辑的正常工作，实现了雷管芯片不被爆炸引起的电磁脉冲或静电信号干扰；
35.2、本发明方法易于实现，具有很好的抗电磁脉冲或静电干扰效果，可以解决掘进面爆破中频繁发生的拒爆问题。
附图说明
36.通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
37.图1为电路组成结构示意图；
38.图2为抗干扰逻辑电路示意图；
39.图3为工作波形示例图。
具体实施方式
40.下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。
41.本发明实施例提供了一种用于电子雷管的抗干扰方法，在电子雷管芯片内部设计了专门的抗干扰逻辑，一旦芯片接收到起爆命令进入起爆倒计时的延期模式之后，芯片内部会自动屏蔽掉延期逻辑输入的复位信号。具体如下：
42.参照图1所示，为本发明中的电路组成结构示意图，该图中电子雷管模块通过脚线接收电子雷管起爆器的指令，完成起爆引爆炸药。其包含前级保护电路以及电子雷管芯片等元件，前级保护电路与电子雷管芯片相连接。
43.具体地，前级保护电路一般包含一些瞬态高压抑制管、静电保护管等，抑制从脚线进入的瞬态高压信号。
44.电子雷管芯片是电子雷管模块的主控芯片，接收指令，控制延期，完成起爆。电子雷管芯片中包括高压电路、ldo低压稳压电路以及抗干扰逻辑子系统，其中，高压电路输出端与ldo低压稳压电路输入端相连接，ldo低压稳压电路输出端与抗干扰逻辑子系统输入端相连接，作为抗干扰逻辑子系统的供电电源。
45.其中，高压电路：主要包含雷管芯片对外的通信电路、内部电压基准电路等。
46.ldo低压稳压电路：用于电子雷管芯片数字电路及部分模拟电路用的低电压产生电路，输出vcore，一般在1.8v～5v。
47.抗干扰逻辑子系统中包括osc晶体振荡器、por上电复位电路、主控逻辑、抗干扰逻辑以及延期逻辑。其中，osc晶体振荡器的输出端与主控逻辑输入端、抗干扰逻辑输入端以及延期逻辑输入端相连接；主控逻辑输出端与抗干扰逻辑输入端、延期逻辑输入端相连接；por上电复位电路输出端与主控逻辑输入端、抗干扰逻辑输入端相连接；抗干扰逻辑输出端与延期逻辑输入端相连接。
48.具体地，osc晶体振荡器：电子雷管芯片内部集成的振荡器，用于产生雷管芯片工作的时钟clock。
49.por上电复位电路：电子雷管芯片上电之后产生的全芯片复位信号por的电路，por信号有效电平为低电平。
50.主控逻辑：完成电子雷管芯片对外通信和芯片状态切换控制的逻辑电路，进入起爆前延期模式之后会输出有效的delay信号和延期值delay_value，delay信号有效电平为高电平。
51.抗干扰逻辑：对芯片上电复位por进行处理之后送给延期逻辑，确保芯片一旦进入延期之后，即使芯片发生复位也不会影响到延期逻辑的计数器正常倒计时，也就不会影响电子雷管的起爆。输出给延期逻辑的信号有计数器启动(start)、计数器初值加载(load)和经过处理后的复位信号(por_gate)
52.延期逻辑：芯片进入起爆前倒计时的控制逻辑电路，主要由计数器组成。计数器启动信号来自抗干扰逻辑的start信号，计数器的加载信号来自抗干扰逻辑的load信号，计数器的时钟信号来自osc晶体振荡器的clock，计数器的复位信号来自抗干扰逻辑的por_gate。倒计时结束，打开发火开关，引爆雷管。
53.参照图2所示，本发明中抗干扰逻辑电路包括24位延期控制寄存器、比较器、或门、两个d触发器、非门和与门。
54.其中，24位延期控制寄存器输出端与比较器输入端相连接，比较器输出端与第一触发器以及或门的输入端相连接；或门的输出端连接第一触发器的复位输入端，该第一触发器输出端与第二触发器输入端以及与门相连，第二触发器输出端连接非门后再连接与门。
55.本发明提供的一种用于电子雷管的抗干扰方法，参照图2和图3所示，该方法中的步骤如下：
56.步骤s1：电子雷管芯片正常上电后，内部的上电复位电路输出复位信号por，用于实现芯片的主控逻辑及抗干扰逻辑、延期逻辑的复位。复位结束之后，电子雷管芯片进入正常模式，等待接收指令。
57.步骤s2：控制整个电子雷管模块的起爆器完成正常的通信、芯片配置、高压电容充电和延期时间设置等操作之后发送起爆命令。
58.步骤s3：电子雷管芯片接收到起爆命令之后，主控逻辑控制芯片从正常模式进入起爆前倒计时的延期模式。
59.步骤s4：进入延期模式之后，抗干扰逻辑屏蔽掉延期模块输入的复位信号，同时发送加载信号load给延期逻辑用于给24位延期计数器加载延期值，随后发送启动信号start给延期逻辑驱动计数器。
60.步骤s5：延期逻辑的计数器启动，开始倒计时计数。
61.步骤s6：计时器倒计数到零之后，输出点火控制信号引爆药头。
62.接收到起爆命令之后，所有的电子雷管芯片都进入到延期模式，并在起爆前通过抗干扰逻辑切断芯片复位到延期逻辑的通路，延期逻辑正常运行不受影响。这样先爆破的雷管即使产生了干扰信号进入后爆破的雷管，引起了芯片复位也不会导致雷管拒爆。
63.本发明整体工作原理：主控逻辑接收到起爆命令之后，输出有效的delay信号(高电平有效)和24位的延期值(delay_value)分别给抗干扰逻辑和延期逻辑。
64.抗干扰逻辑里面的24位延期控制寄存器会加载一个特征字“0xa5f05a”，该特征字加载完之后，比较器会输出高电平，将por通路截止，即por_gate输出高电平，延期逻辑部分不再受芯片复位控制。
65.同时通过两级d触发器、非门、与门生成一个时钟宽度的load信号，用于延期逻辑里面24位延期计数器完成加载，下一个时钟节拍因为计数器启动信号start也是保持高电平，计数器开始连续计数。
66.延期逻辑的计数器一直计数到零之后引爆电子雷管。
67.抗干扰逻辑中的24位延期控制寄存器不受复位信号控制，刚上电时即使状态不确定，正好满足特征值“0xa5f05a”导致延期计数器提前计数的概率小于1/(2^24)～＝0.1ppm以下，远远低于行业电子雷管拒爆率1ppm的指标。而且即使提前计数，由于此时电子雷管储能电容也还未充电，对雷管也没有实际影响。
68.本发明实施例提供了一种用于电子雷管的抗干扰方法、系统及介质，在电子雷管芯片内部设计了专门的抗干扰逻辑，一旦芯片接收到起爆命令进入起爆倒计时的延期模式之后，芯片内部会自动屏蔽掉延期逻辑输入的复位信号。这样即使有外部干扰进入芯片导致芯片复位，也不会影响延期逻辑的正常倒计时，倒计时结束之后可以正常引爆药头，从而避免了拒爆。
69.本领域技术人员知道，除了以纯计算机可读程序代码方式实现本发明提供的系统及其各个装置、模块、单元以外，完全可以通过将方法步骤进行逻辑编程来使得本发明提供的系统及其各个装置、模块、单元以逻辑门、开关、专用集成电路、可编程逻辑控制器以及嵌入式微控制器等的形式来实现相同功能。所以，本发明提供的系统及其各项装置、模块、单元可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置、模块、单元也可以视为硬件部件内的结构；也可以将用于实现各种功能的装置、模块、单元视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
70.以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本技术的实施例和实施例中的特征可以任意相互组合。